取り組みライブラリとIP半導体ウェハーができるまで半導体ICの製造には、数百もの微細加工工程を経てICとなります。Flowの概要を説明します。Flowでは、半導体ICができるまでの流れを、ファウンドリ会社として当社が受託する工程の概要を説明します。前半)シリコン基板上にトランジスタなどの素子を形成します。後半)FEOLで形成した各素子を金属材材料で接続配線し、回路を形成します。素子分離トランジスタはシリコンウェハー表面付近に作ります。個々のトランジスタが独立して動作するよう、隣り合う他のトランジスタとの干渉を防止する必要があります。そのため、トランジスタを形成する領域を分離します。その素子分離はいくつかの方式があります。Isolation)という技術です。ウェル+チャネル形成ひとつのチップの中にn型MOSトランジスタ、p型MOSトランジスタを作り分けます。トランジスタを作る領域にそれぞれのトランジスタに応じた不純物を適切な濃度で注入します。pチャネル)また、異なる電圧/特性のトランジスタを作るときは異なる不純物/濃度の注入を追加することで作り分けます。ゲート酸化+ゲート形成トランジスタの性能を左右するもっとも重要な工程です。ゲート酸化はトランジスタの性能、信頼性に大きく影響するため、均一な分布の薄く緻密な膜である必要があります。ゲート形成の寸法もトランジスタの性能に大きく影響するため、レジストパターン形成、エッチングともに厳密な寸法管理が必要です。ゲート電極はポリシリコン(多結晶シリコン)をCVD法で形成します。Drain、低濃度不純物ドレイン)を形成します。LDDはエクステンションとも言います。n-LDD:n-MOS領域にn型不純物(リン、ヒ素など)を注入します。p-LDD:p-MOS領域にp型不純物(ボロンなど)を注入します。サイドウォール前記のLDD形成および、ゲート、ソース、ドレインのサリサイド形成(後述)を成立させるため、ゲートの横方向(両サイド)の壁のみに酸化膜を形成します。サイドウォール酸化膜成長:ウェハー全面に酸化膜を形成します。サイドウォールエッチング:酸化膜に異方性(縦方向)のエッチングを施しゲート側壁のみに酸化膜を残します。ソースドレインn-MOS領域、p-MOS領域それぞれにソースとドレインを形成します。通常のトランジスタの場合、左右対称であるため形状は同じです。電源の接続方向によってどちらがソースでドレインなのかが規定されます。p-ソースドレイン:p-MOS領域にp型不純物(ボロンなど)を注入します。n-ソースドレイン:n-MOS領域にn型不純物(リン、ヒ素など)を注入します。シリサイドMOSトランジスタの三つの電極であるゲート(ポリシリコン)、ソース、ドレイン(シリコンウェハー)をシリサイド(金属との化合物)化することでこの後の金属配線との抵抗を下げます。それぞれの電極自体の抵抗を下げる効果もあります。サリサイド形成:薬品処理で選択的にコバルトだけを除去(自己整合でシリサイド形成)します。絶縁膜ここからはトランジスタなどの素子を接続する配線工程になります。絶縁膜形成:CVD法で厚いシリコン酸化膜などを形成します。絶縁膜研磨:ウェハー表面の凸凹を平坦化するため酸化膜を研磨します。コンタクトホールトランジスタのゲート、ソース、ドレインなどの電極を絶縁膜上に引き上げるため、絶縁膜に穴(コンタクトホール)を開け、W(タングステン)を埋め込みます。タングステンプラグ埋め込み:穴にタングステンを埋め込みます。タングステンプラグ研磨:表面を研磨し余分なタングステン膜を除去し、穴の中だけにタングステンを残します。メタル-1絶縁膜を形成し、溝(トレンチ)を掘り、溝にCu(銅)を埋め込みます。damascene)と言います。メタル-1Cu埋め込み:電気めっきでトレンチにCu膜を埋め込みます。メタル-1Cu研磨:表面研磨でCu膜を除去し、溝の中だけにCuを残します。メタル-2絶縁膜を形成し、穴、溝を掘り、穴と溝にCu(銅)を埋め込みます。damascene)と言います。メタル-2Cu埋め込み:電気めっきで穴と溝にCu膜を埋め込みます。メタル-2Cu研磨:表面研磨でCu膜を除去し、穴と溝の中だけにCuを残します。