hatenyanclubの日記スマートフォン用の表示で見るhatenyanclubの日記この広告は、90日以上更新していないブログに表示しています。2017-01-30FPGAマガジンNo10まとめ高位合成とは、C→RTLにすること。合成ツールが吐き出すRTLが間違いないかわからん並列処理がうまく行えない複数ブロックに分けるが、調整検証が困難ツールが高価Qsysとは何か?IPコア接続ツール?SDSocボードにあった環境を勝手に作ってくれる。verilogを吐き出すだけじゃない。ソフト側(ドライバー側)も作ってくれる。SDSocはプラットフォームから選ぶところから始まる。OSとかもせんたくできる。RTLが減ったので、1,アクセラレーションの考え方、2,アーキテクチャのイメージをシンプルにでき、あとは3,C言語でハードウェア化するアルゴリズムをつくれば、簡単にできる。その他はSDSocがアシストしてくれるらしい。Alteraに載ってるやつで、C言語に似た構造でかける。C->Verilogができる。Vivadoとか、OpenCLとかにも使われてる。LegUPって言うコンパイラがC->verilogのやつ。javaの合成もある。PSocっていうよくわからんのもある。まとめ高位合成は単純にC->RTLと考えて良さそう。結局、ハードウェアは並列処理する必要があるので、その辺のアーキテクチャと、アルゴリズム(パイプライン)とかを設計する必要がある。Verilogでできないとだめなきがする。それからCとかでできるようになればよいかと。結局この本の大部分はどこをどうハードウェアにするかが書かれてある感じ。図3の問題点ということから当然か。ツールは使えるようにしておいたほうがいいかも。なんかAlteraがあまり出てこないな。ターゲット層が違うのか。Verilogやりながら引き続き調査する。m...月別アーカイブ参加グループプログラミングはてなブログをはじめよう!hatenyanclubさんは、はてなブログを使っています。ブログを報告するスターをつけました引用をストックしましたストック一覧を見る閉じる引用するにはまずログインしてくださいログイン閉じる引用をストックできませんでした。再度お試しください閉じる限定公開記事のため引用できません。