【課題】記憶回路の素子数を削減した半導体記憶装置を提供する。検出線MLおよび基準電流出力線MSLの電流磁界による磁化方向に応じた抵抗値を有する。このメモリセルの記憶データは磁気抵抗素子TR101およびTR102に設定される抵抗の組み合わせに応じて設定される。子の抵抗変化を検出するための比較基準用の一定抵抗である。【発明の属する技術分野】本発明は半導体記憶装置に係り、例えば、磁気抵抗素子によってデータを記憶するCAMセルを有する半導体記憶装置に関するものである。Memory)が知られている。Memory)が有する記憶機能のほかに、外部から入力されたデータと一致するデータをメモリ内から検索して、そのアドレスを出力する検索機能を有するメモリである。Buffer)、顔や指紋などのパターン認識を行う人工知能マシン、画像データの圧縮伸長処理など、さまざまな分野にCAMが利用されている。回路に加えて、検索データと記憶データとの一致または不一致を判定する論理回路(例えば排他的OR回路)などを含んでいる。CAM)の2種類がある。時において常に一致が判定される値である。回路を有する従来の3値CAMについて、図15および図16を参照しながら説明する。【0006】図15は、DRAM型の記憶回路を有する従来の3値CAMの構成例を示す回路図である。図15に示す3値CAMセルは、n型MOSトランジスタQn1〜n型MOSトランジスタQn6、キャパシタC1およびキャパシタC2を有する。【0007】キャパシタC1は、一方の端子が電源電圧Vccに、他方の端子がノードN1に接続されている。方の端子がノードN2に接続されている。続され、ワード線WLにゲートが接続されている。n型MOSトランジスタQn2は、ビット線/BLとノードN2との間にソース−ドレイン端子が接続され、ワード線WLにゲートが接続されている。【0009】n型MOSトランジスタQn3およびn型MOSトランジスタQn4は、不一致検出線MLとグランド線GNDとの間にソース−ドレイン端子が直列接続されている。n型MOSトランジスタQn3のゲートはノードN1に接続され、n型MOSトランジスタQn4のゲートは検索データ線/SLに接続されている。n型MOSトランジスタQn5およびn型MOSトランジスタQn6は、不一致検出線MLとグランド線GNDとの間にソース−ドレイン端子が直列接続されている。n型MOSトランジスタQn5のゲートはノードN2に接続され、n型MOSトランジスタQn6のゲートは検索データ線SLに接続されている。【0010】上述した構成を有する図15の3値CAMセルの一致検索動作について説明する。明においては、3値CAMセルの記憶データが値‘1’の場合にノードN1がハイレベル、ノードN2がローレベルとなり、値‘0’の場合には各々その逆のレベルとなり、値‘x’の場合にはノードN1およびノードN2がともにローレベルとなるものとする。検索データが値‘1’の場合には検索データ線SLがハイレベル、検索データ線/SLがローレベルとなり、値‘0’の場合には各々その逆のレベルになるものとする。‘0’の場合、n型MOSトランジスタQn3およびn型MOSトランジスタQn4のゲートがともにハイレベルとなり、不一致検出線MLはこのn型MOSトランジスタQn3およびn型MOSトランジスタQn4を介してグランド線GNDに接続される。線MLはグランド線GNDに接続される。【0012】また、記憶データおよび検索データがともに値‘1’の場合、n型MOSトランジスタQn4およびn型MOSトランジスタQn5のゲートがローレベルとなってこれらのトランジスタが非導通状態となるため、不一致検出線MLはグランド線GNDに接続されない。不一致検出線MLはグランド線に接続されない。【0013】記憶データが値‘x’の場合には、n型MOSトランジスタQn3およびn型MOSトランジスタQn5のゲートがローレベルとなってこれらのトランジスタが非導通状態となるため、不一致検出線MLはグランド線に接続されない。【0014】このように、不一致検出線は、記憶データと検索データとが不一致の場合にグランド線と接続され、一致する場合および記憶データが値‘x’の場合にはグランド線と接続されない。流を供給した場合、接続されたメモリセルの中に1つでも記憶データと検索データとが不一致のセルがあると、この不一致検出線の他方の端の電圧はローレベルとなり、全てが一致するとハイレベルとなる。各ワード線WLに対応するアドレスごとに不一致検出線MLのレベルを判定することにより、検索データと一致する記憶データのアドレスを検索することができる。【0015】次に、SRAM型の記憶回路を有する従来の3値CAMについて、図16の回路図を参照しながら説明する。図16に示す3値CAMセルは、n型MOSトランジスタQn7〜n型MOSトランジスタQn18およびp型MOSトランジスタQp1〜p型MOSトランジスタQp4を有する。【0016】p型MOSトランジスタQp1およびn型MOSトランジスタQn7は、ノードN3を接続中点として、電源電圧Vccと基準電位との間にドレイン−ソース端子が直列に接続されている。ゲートがともにノードN4に接続されている。p型MOSトランジスタQp2およびn型MOSトランジスタQn8は、ノードN4を接続中点として、電源電圧Vccと基準電位との間にドレイン−ソース端子が直列に接続されている。ゲートがともにノードN3に接続されている。続されており、ゲートがワード線WLaに接続されている。n型MOSトランジスタQn10は、ビット線/BLとノードN4との間にソース−ドレイン端子が接続されており、ゲートがワード線WLaに接続されている。【0018】p型MOSトランジスタQp3およびn型MOSトランジスタQn11は、ノードN5を接続中点として、電源電圧Vccと基準電位との間にドレイン−ソース端子が直列に接続されている。ゲートがともにノードN6に接続されている。間にドレイン−ソース端子が直列に接続されている。ゲートがともにノードN5に接続されている。憶回路が構成されている。【0019】n型MOSトランジスタQn13は、ビット線BLとノードN5との間にソース−ドレイン端子が接続されており、ゲートがワード線WLbに接続されている。n型MOSトランジスタQn14は、ビット線/BLとノードN6との間にソース−ドレイン端子が接続されており、ゲートがワード線WLbに接続されている。点として、不一致検出線MLと基準電位との間にソース−ドレイン端子が接続されている。n型MOSトランジスタQn15のゲートはノードN4に接続され、n型MOSトランジスタQn17のゲートは検索データ線SLに接続されている。n型MOSトランジスタQn16およびn型MOSトランジスタQn18は、ノードN8を接続中点として、不一致検出線MLと基準電位との間にソース−ドレイン端子が接続されている。n型MOSトランジスタQn16のゲートはノードN5に接続され、n型MOSトランジスタQn18のゲートは検索データ線/SLに接続されている。【0021】上述した構成を有する図7の3値CAMセルの一致検索動作について説明する。以降の説明においては、3値CAMセルの記憶データが値‘1’の場合にノードN3およびノードN5がハイレベル、ノードN4およびノードN6がローレベルとなり、値‘0’の場合には各々その逆のレベルとなり、値‘x’の場合にはノードN4およびノードN5がローレベル、ノードN3およびノードN6がハイレベルとなるものとする。検索データが値‘1’の場合には検索データ線SLがハイレベル、検索データ線/SLがローレベルとなり、値‘0’の場合には各々その逆のレベルになるものとする。不一致検出線MLの一端には定電流が供給されているものとする。【0023】記憶データが論理値’0’で検索データが論理値’1’の場合、ノードN4がハイレベルとなってn型MOSトランジスタQn15はオン状態のとなり、ノードN5がローレベルとなってn型MOSトランジスタQn16はオフ状態となる。検索データ線SLがハイレベルなのでn型MOSトランジスタQn17はオン状態となり、検索データ線/SLがローレベルなのでn型MOSトランジスタQn18はオフ状態となる。したがって、n型MOSトランジスタQn15およびn型MOSトランジスタQn17がともにオン状態となり、不一致検出線MLはローレベルとなる。検出線MLは同様にローレベルとなる。値’1’の場合には、n型MOSトランジスタQn15およびn型MOSトランジスタQn18がオフ状態となるため、不一致検出線MLはハイレベルに保持される。合には、n型MOSトランジスタQn17およびn型MOSトランジスタQn16がともにオフ状態となるため、不一致検出線MLは同様にハイレベルに保持される。値’x’の場合には、ノードN4およびノードN5がともにローレベルとなって、n型MOSトランジスタQn15およびn型MOSトランジスタQn16がともにオフ状態となる。したがって、検索データの値にかかわらず、不一致検出線MLはハイレベルに保持される。一致している場合にはハイレベルに保持される。路が形成されており、この複数のCAMセルに1つでも記憶データと検索データとが不一致になるCAMセルがあると、共通の不一致検出線MLはローレベルになる。したがって、各ワード線WLに対応するアドレスごとに不一致検出線MLのレベルを判定することにより、検索データと一致する記憶データのアドレスを検索することができる。不一致検出線MLはハイレベルに保持され、検索データと記憶データとが一致しているものとして判定される。以上が、図16に示す3値CAMセルの一致検索動作の説明である。【発明が解決しようとする課題】ところで、図15に示すDRAM型の3値CAMセルにおいては1つのメモリセルに6個のトランジスタと2つのキャパシタが必要であり、図16に示すSRAM型の3値CAMでは16個のトランジスタが必要である。このように、従来のCAMは通常のRAMに比べて多くの素子を必要とし、集積度が低い問題がある。したがって、CAMのメモリセルにおける素子数をできるだけ減らし、集積度を向上させることが従来より望まれていた。【0028】本発明はかかる事情に鑑みてなされたものであり、その目的は、従来に比べて少ない素子数で構成できる半導体記憶装置を提供することにある。準インピーダンスとの比較結果に応じて、上記不一致を検出する不一致検出回路とを有する。置によれば、上記記憶データは上記第1の可変抵抗素子および上記第2の可変抵抗素子に設定される抵抗の組み合わせに応じて設定される。抗素子がそれぞれ上記第1のスイッチおよび上記第2のスイッチを介して上記不一致検出線と上記基準電位との間に接続される。おいて、当該変化するインピーダンスと上記基準インピーダンスとが比較され、当該比較結果に応じて上記不一致が検出される。力する電流差検出回路とを含んでも良い。端子が接続され、制御端子が上記第1の検索データ線に接続される第3のスイッチと、上記第4の可変抵抗素子の第2の端子と上記基準電位との間に入出力端子が接続され、制御端子が上記第2の検索データ線に接続される第4のスイッチとを含んでも良い。電位との間に入出力端子が接続され、上記不一致の検出を行なう時に導通状態に設定される第5のスイッチとを含んでも良い。化され、当該磁化の方向に応じて上記第1の抵抗または上記第2の抵抗に設定されても良い。置によれば、上記記憶データは上記第1の可変抵抗素子および上記第2の可変抵抗素子に設定される抵抗の組み合わせに応じて設定される。抗素子がそれぞれ上記第1のスイッチおよび上記第2のスイッチを介して上記不一致検出線に挿入される。おいて、当該変化するインピーダンスと上記基準インピーダンスとが比較され、当該比較結果に応じて上記不一致が検出される。素子の第2の端子と上記基準電位との間に入出力端子が接続され、制御端子が上記第2の検索データ線に接続される第2のスイッチとを有する。上記不一致検出線に挿入される。【発明の実施の形態】<第1の実施形態>以下、本発明の第1の実施形態について、図1〜図8を参照して説明する。図1は、本発明に係る連想メモリの一構成例を示す概略的なブロック図である。力部3、不一致検出部4、検索結果レジスタ5およびプライオリティエンコーダ6を有する。致検出線MLi(iは1≦i≦mの任意の自然数を示す)を選択して電流を流す。【0039】CAMセルアレイ2は、後述する図2のCAMセルがマトリクス状に配列されたm行n列のメモリセルアレイである。各CAMセルは、マトリクスの各行に対応する不一致検出線ML1〜不一致検出MLmにそれぞれ接続されている。各CAMセルは、マトリクスの各列に対応するビット線対(BL1,/BL1)〜ビット線対(BLn,/BLn)、検索データ線対(SL1,/SL1)〜検索データ線対(SLn,/SLn)にそれぞれ接続されている。極性に応じた3値データがこれらのCAMセルに書き込まれる。準電位(例えば回路のグランド電位)との間のインピーダンス、あるいは不一致検出線の両端間のインピーダンスを変化させる。【0040】データ入力部3は、CAMセルアレイ2に書き込みデータや検索データを入力するためのブロックである。性をそれぞれ負方向および正方向に反転させる。これにより、ビット値が‘1’の場合と‘0’の場合とで異なった方向の磁界が、各CAMセルの磁気抵抗素子に印加される。断あるいは所定値以下に低減させるとともに、検索データの各ビット値に応じた信号を各検索データ線対に供給する。ビット値が‘1’のときに検索データ線SLjおよび検索データ線/SLjをそれぞれハイレベルおよびローレベルに設定し、‘0’のときにそれぞれローレベルおよびハイレベルに設定する。索信号SM1〜一致検索信号SMmを出力する。号SMmを一時的に保持する。プライオリティエンコーダ6は、検索結果レジスタ4に保持された一致検索信号の判定結果から一致が判定された行を抽出するとともに、抽出される行が複数の場合、あらかじめ設定された優先順位に基づいてこの複数行から1つの行を選択する。索結果アドレスM_ADDとしてアドレスラインに出力する。致検出線MLiに電流が流れる。致検出線に接続されるCAMセルが書き込み可能状態となる。給され、不一致検出線MLiの電流による磁界とビット線対の電流による磁界との合成磁界が、各CAMセルの後述する磁気抵抗素子に印加される。