幅回路100および定電流回路101を有する。致検出線MLiおよび基準電流出力線MSLiに図2のCAMセルがn個接続されている。源電圧Vccから一定の電流Ipが供給されている。号線/Spに接続されている。致検索信号SMiが出力されている。流回路100の電流Isとして基準電位に流れている。【0056】上述した構成を有する図2〜図4に示したCAMセルおよび不一致検出部4のデータ書き込み時および一致検索時における動作について説明する。データ書き込み時において、各検索データ線対はいずれもローレベルに設定され、n型MOSトランジスタQn101〜n型MOSトランジスタQn104は全てオフ状態に設定される。源電圧Vccにプルアップされる。択された不一致検出線MLiの一端がアドレス制御部1によりプルダウンされ、選択された不一致検出線MLi電流が供給される。続されるCAMセルは、書き込み可能状態に設定される。データ入力部3において、書き込みデータの各ビット値に応じて極性が設定された電流が、各ビット線対に供給される。抗Rまたは抵抗(R+ΔR)に設定される。各CAMセルには、これらの磁気抵抗素子に設定される抵抗の組み合わせに応じた3値のデータが記憶される。抵抗素子TR104の抵抗は、後述するように、書き込みデータとは無関係に抵抗Rまたは抵抗(R+ΔR)に固定される。断された状態において、磁気抵抗素子TR101および磁気抵抗素子TR102と同様に行なわれる。層の磁化方向を所定の方向に固定させても良い。線MSLiは不一致検出部4側において電源電圧Vccにプルアップされる。各検索データ線対の信号レベルは、データ入力部3によって検索データの各ビット値に応じたレベルに設定される。合にはそれぞれその逆のレベルに設定される。これにより、n型MOSトランジスタQn101およびn型MOSトランジスタQn103、またはn型MOSトランジスタQn102およびn型MOSトランジスタQn104の何れか一方が導通状態になる。致検出部4による一致検索動作について説明するための図である。抗素子TR102がいずれも抵抗Rに設定される。抗は、いずれも抵抗Rに固定される。抵抗(R+ΔR)に設定されている場合には電流Iよりも電流ΔIだけ小さい電流(I−ΔI)が流れる。したがって、1つのCAMセルに対して、不一致検出線MLiから基準電位には電流Iまたは電流(I−ΔI)が流れ、基準電流出力線MSLiから基準電位は一定の電流Iが流れる。出線MLiから基準電位に電流(I−ΔI)が流れる。一致検出線MLiから基準電位に電流(I−ΔI)が流れる。記憶データが‘1’で検索データが‘1’の場合には電流Iが流れる。致検出線MLiから基準電位には電流Iが流れる。一致しないCAMセルにおいては電流(I−ΔI)が流れる。【0063】図4において、基準電流出力線MSLiから差動増幅回路100に流れ込む電流I1は、次式のように表すことができる。路100に流れ込む電流I2は、不一致を判定するCAMセルがk個ある場合において、次式のように表すことができる。次式のように表すことができる。定される場合、すなわちk=0の場合には、式(3)より差動電流Idが電流Isと等しくなる。合に対して差動電流Idの極性が反転する。したがって、差動電流Idが差動増幅回路100の大きな増幅率で増幅されることにより、差動電流Idの極性に応じてハイレベルまたはローレベルとなる一致検索信号SMiが生成される。この一致検索信号SMiのレベルに基づいて、1行のCAMセルの記憶データと検索データとが完全に一致しているか否かを判定できる。【0070】定電流回路101による電流Isは、上述のようにk=0の場合とk≧1の場合とで差動電流Idの極性を反転させるための電流であり、抵抗Rと抵抗(R+ΔR)との抵抗差ΔRに応じた電流差ΔIよりも十分小さな電流に設定されるとともに、増幅回路100の出力レベルを確定させる最小の差動電流よりも大きな電流に設定される。致の判定を誤る確率が高くなる。抗素子TR104およびn型MOSトランジスタQn104を各CAMセルに設けている。線MSLと基準電位との間に挿入される。この基準インピーダンスに応じた基準電流I1が差動増幅回路100に入力され、不一致検出線ML−基準電位間のインピーダンスに応じた電流I2と比較され、この比較結果に基づいて1行のCAMセルの記憶データと検索データとの一致判定が行われる。間に挿入するための回路ブロックが設けられている。図2においては、データ記憶用の回路ブロックと、基準インピーダンス生成用の回路ブロックとが同一セル内に近接して配置され、さらに同一の構成を有しているため、基準インピーダンスの近似精度が高められている。【0073】図2のCAMセルには上述のような利点がある一方で、CAMセルを構成する素子数が多くなってしまう問題点もある。落とすことが可能な場合には、図6に示す構成のCAMセルを用いて素子数を削減させても良い。図であり、図6と図2の同一符号は同一の構成要素を示している。この図に示すCAMセルは、図2のCAMセルに対して、基準インピーダンス生成用の回路ブロックにおける磁気抵抗素子およびn型MOSトランジスタがそれぞれ1つずつ削減されている。抵抗素子TR105の他方の端子と基準電位との間にドレイン−ソース端子が接続されたn型MOSトランジスタQn105とからなる回路ブロックが設けられている。一致検索時にハイレベルとなる信号Ssが入力されている。【0074】図6の磁気抵抗素子TR105およびn型MOSトランジスタQn105からなる回路ブロックも、図2と同様な基準インピーダンスを生成する回路ブロックであるが、図6の回路ブロックの場合、図2のように検索データ線SLおよび検索データ線/SLのレベルに応じて2つの磁気抵抗素子を切り換える構成ではなく、1つの磁気抵抗素子を用いて基準インピーダンスを生成する構成となっている点が図2の回路ブロックと異なっている。これにより、同一セル内の磁気抵抗素子TR101および磁気抵抗素子TR102と近似する基準インピーダンスを生成できるとともに、図2のCAMセルと比べて回路の素子数を削減できる。【0075】なお、磁気抵抗素子TR105は、図2の磁気抵抗素子TR103および磁気抵抗素子TR104と同様に抵抗Rまたは抵抗(R+ΔR)に固定されるので、データ書き込み時において基準電流出力線MSLの電流は遮断されるか、または所定値以下に低減される。抵抗素子TR102と同様に行われる。ビット線対および不一致検出線MLの電流による磁界で抵抗が変化しないように、上述したTMR膜における強磁性層の磁化方向を所定の方向に固定化させても良い。【0076】抵抗差ΔRが磁気抵抗素子の抵抗ばらつきに対して十分大きい場合には、図2および図6のCAMセルにおける基準インピーダンス生成用の回路ブロックを全て削除し、その代わりに、共通の不一致検出線MLに接続されるCAMセルに対して共通の基準インピーダンス生成用の回路ブロックをCAMセル外部に設けた図7および図8に示すCAMセルおよび不一致検出部を用いても良い。素子TR104、n型MOSトランジスタQn103、n型MOSトランジスタQn104)が削除された構成を有している。図8に示すように、共通の不一致検出線MLiに図7のCAMセルがn個接続されている。検出線MLiの一端には、p型MOSトランジスタQp102のドレイン−ソース端子を介して電源電圧Vccから一定の電流Ipが供給され、この電流Ipの一部は定電流回路101の電流Isとして基準電位に流れている。この不一致検出線MLiの一端は、差動増幅回路100の一方の入力端子に接続されている。差動増幅回路100の他方の入力端子には、p型MOSトランジスタQp101のドレイン−ソース端子を介して電源電圧Vccから一定の電流Ipが供給され、この電流の一部は定電流回路102の電流(n×I)として基準電位に流れている。p型MOSトランジスタQp101およびp型MOSトランジスタQp102のゲートは、いずれも一致検索時およびデータ書き込み時にローレベルとなるプルアップ信号線/Spに接続されている。電流の精度が低下するが、CAMセルを構成する素子の数を削減できる利点がある。【0079】<第2の実施形態>次に、本発明の第2の実施形態について、図9〜図14を参照して説明する。検出線に直列に挿入されていることにある。連想メモリの全体構成については図1と同様であるのでこれについての説明は割愛し、以下、第1の実施形態と異なるCAMセルおよび不一致検出部4の構成および動作について説明する。【0080】図9は、本発明の第2の実施形態に係るCAMセルの構成例を示す第1の回路図である。子TR201〜磁気抵抗素子TR204を有する。検出線MLに直列に挿入されている。子TR203とn型MOSトランジスタQn203のソース−ドレイン端子との直列接続回路は、磁気抵抗素子TR204とn型MOSトランジスタQn204のソース−ドレイン端子との直列接続回路と並列接続されており、この並列接続回路が基準電流出力線MSLに直列に挿入されている。n型MOSトランジスタQn201およびn型MOSトランジスタQn203のゲートは検索データ線SLに接続され、n型MOSトランジスタQn202およびn型MOSトランジスタQn204のゲートは検索データ線/SLに接続されている。気抵抗素子TR202は、ビット線BLとワード線WLとの交点の近傍に配置されている。傍に配置され、磁気抵抗素子TR204は、ビット線BLとワード線WSLとの交点の近傍に配置されている。例を示す回路図である。図10に示す回路図においては、共通の不一致検出線MLiおよび基準電流出力線MSLiに図2のCAMセルがn個直列に挿入されている。不一致検出線MLiおよび基準電流出力線MSLiの一端には、それぞれp型MOSトランジスタQp202およびp型MOSトランジスタQp201のドレイン−ソース端子を介して電源電圧Vccから一定の電流Ipが供給されている。p型MOSトランジスタQp201およびp型MOSトランジスタQp202のゲートは、いずれも一致検索時にローレベルとなるプルアップ信号線/Spに接続されている。端子に接続され、差動増幅回路100の出力端子からは一致検索信号SMiが出力されている。抗Rsの抵抗素子201が挿入されている。【0084】上述した構成を有する図9および図10に示したCAMセルおよび不一致検出部4の、データ書き込み時および一致検索時における動作について説明する。御部1によって電流が供給される。このワード線WLiの電流が発生する磁界により、ワード線WLi上のCAMセルが書き込み可能状態に設定される。【0086】また、書き込みデータの各ビット値に応じて極性が設定された電流が、データ入力部3によって各ビット線対に供給される。性に応じて、書き込み可能状態に設定されたCAMセルの磁気抵抗素子TR201および磁気抵抗素子TR202は抵抗Rまたは抵抗(R+ΔR)に設定される。各CAMセルには、これらの磁気抵抗素子に設定される抵抗の組み合わせに応じた3値のデータが記憶される。係に抵抗Rまたは抵抗(R+ΔR)に固定される。抵抗素子TR304に対する抵抗の設定は、ワード線WSLに所定の電流を流すとともに、各ビット線対に所定の電流を流すことにより行なわれる。磁気抵抗素子TR303および磁気抵抗素子TR304の抵抗値は固定値なので、例えば、ビット線対および不一致検出線の電流による磁界で抵抗が変化しないように、上述したTMR膜における強磁性層の磁化方向を所定の方向にあらかじめ固定化させて、抵抗値を固定化させても良い。源電圧Vccにプルアップされ、アドレス制御部1側の端は基準電位(あるいは他の所定電位)にプルダウンされる。各検索データ線対の信号レベルは、データ入力部3によって、検索データの各ビット値に応じたレベルに設定される。ビット値が‘1’の場合に検索データ線SLjがハイレベル、検索データ線/SLjがローレベルに設定され、‘0’の場合にはそれぞれその逆のレベルに設定される。これにより、n型MOSトランジスタQn201およびn型MOSトランジスタQn203、またはn型MOSトランジスタQn202およびn型MOSトランジスタQn204の何れか一方が導通状態になる。【0090】図11は、図10に示すCAMセルおよび不一致検出部による一致検索動作について説明するための図である。憶データが‘1’の場合にはその逆に設定され、記憶データが‘x’の場合には磁気抵抗素子TR201および磁気抵抗素子TR202がいずれも抵抗Rに設定される。磁気抵抗素子TR203および磁気抵抗素子TR204の抵抗は、いずれも抵抗Rに固定される。【0091】図11aに示すように、記憶データが‘0’で検索データが‘1’の場合には、抵抗(R+ΔR)に設定された磁気抵抗素子TR201と直列に接続されるn型MOSトランジスタQn201が導通するので、不一致検出線MLに挿入される抵抗は、n型MOSトランジスタの導通抵抗Rtonと抵抗(R+ΔR)との直列抵抗になる。記憶データが‘0’で検索データが‘0’の場合には、抵抗Rtonと抵抗Rとの直列抵抗となる。図11bに示すように、記憶データが‘1’で検索データが‘0’の場合には、抵抗(R+ΔR)に設定された磁気抵抗素子TR202と直列接続されるn型MOSトランジスタQn202が導通するので、不一致検出線MLに挿入される抵抗は、抵抗Rtonと抵抗(R+ΔR)との直列抵抗となる。記憶データが‘1’で検索データが‘1’の場合には、抵抗Rtonと抵抗Rとの直列抵抗となる。図11cに示すように、記憶データが‘x’の場合には、検索データの値に依らず不一致検出線MLには抵抗Rが挿入される。致検出線MLには抵抗(Rton+R+ΔR)が挿入され、一致しないCAMセルにより抵抗(Rton+R)が挿入される。MSLiに挿入される全抵抗R1、n個のCAMセルにより不一致検出線MLiに挿入される全抵抗R2、この抵抗R1と抵抗R2との差の抵抗Rdは、それぞれ次式のように表すことができる。定される場合、すなわちk=0の場合には、式(6)より基準電流出力線MSLiの抵抗が不一致検出線MLiに比べて抵抗Rsだけ大きくなる。動増幅回路200に入力される差動電流Id(=I1−I2)は正となる。1つでも不一致を判定するCAMセルがある場合、すなわちk≧1の場合には、抵抗Rsが抵抗ΔRより小さく設定されている(すなわちRs<ΔR)とすると、k=0の場合に対して差動電流Idの極性が反転する。増幅回路200の大きな増幅率で増幅されることにより、差動電流Idの極性に応じてハイレベルまたはローレベルとなる一致検索信号SMiが生成される。致検索信号SMiのレベルに基づいて、1行のCAMセルの記憶データと検索データとが完全に一致しているか否かを判定できる。小さな抵抗に設定されるとともに、この抵抗Rsによる差動電流Idが増幅回路200の出力レベルを確定させる最小の差動電流よりも大きくなるように設定される。準電流出力線MSLに挿入するための回路ブロックとして、磁気抵抗素子TR203、n型MOSトランジスタQn203、磁気抵抗素子TR204およびn型MOSトランジスタQn204を各CAMセルに設けている。力線MSLに挿入される。憶データと検索データとの一致判定が行われる。基準電流出力線MSLの両端間の基準インピーダンスと、不一致検出線MLの両端間のインピーダンスとの比較により一致判定が行われる。【0097】このように、各CAMセルには、データを記憶するための磁気抵抗素子とトランジスタとからなる回路ブロックに加えて、抵抗差ΔRを検出する際の基準となるインピーダンスを基準電流出力線MSLに挿入するための回路ブロックが設けられている。図9においては、データ記憶用の回路ブロックと、基準インピーダンス生成用の回路ブロックとが同一セル内に近接して配置され、さらに同一の構成を有しているため、基準インピーダンスの近似精度が高められている。【0098】ところで、図9のCAMセルには上述のような利点があるものの、CAMセルを構成する素子数が多くなってしまう問題点もある。そこで、基準インピーダンスの精度を幾分落とすことが可能な場合には、図12に示す構成のCAMセルを用いて素子数を削減させても良い。符号は同一の構成要素を示している。この図に示すCAMセルは、図9のCAMセルに対して、基準インピーダンス生成用の回路ブロックにおける磁気抵抗素子およびn型MOSトランジスタがそれぞれ1つずつ削減されている。この削減された回路ブロックの代わりに、n型MOSトランジスタQn205のソース−ドレイン端子と磁気抵抗素子TR205との直列接続回路が基準電流出力線MSLに直列に挿入されている。n型MOSトランジスタQn205のゲートには、一致検索時にハイレベルとなる信号Ssが入力されている。【0099】図12の磁気抵抗素子TR205およびn型MOSトランジスタQn205からなる回路ブロックも、図9と同様な基準インピーダンスを生成する回路ブロックであるが、図12の回路ブロックの場合、図9のように検索データ線SLおよび検索データ線/SLのレベルに応じて2つの磁気抵抗素子を切り換える構成ではなく、1つの磁気抵抗素子を用いて基準インピーダンスを生成する構成となっている点が図9の回路ブロックと異なっている。準インピーダンスを生成できるとともに、図2のCAMセルと比べて回路の素子数を削減できる。【0100】なお、磁気抵抗素子TR205は、図9の磁気抵抗素子TR203および磁気抵抗素子TR204と同様に抵抗Rまたは抵抗(R+ΔR)に固定化されるので、データ書き込み時において基準電流出力線MSLの電流は遮断または所定値以下に低減される。定は、ワード線WSLに所定の電流を流すとともに、各ビット線対に所定の電流を流すことにより行なわれる。磁性層の磁化方向を所定の方向にあらかじめ固定化させて、抵抗値を固定化させても良い。致検出部を用いても良い。抵抗素子TR204、n型MOSトランジスタQn203、n型MOSトランジスタQn204)が削除された構成を有している。致検出線MLiに図13のCAMセルがn個接続されている。源電圧Vccから一定の電流Ipが供給されているとともに、差動増幅回路200の一方の入力端子に接続されている。子を介して電源電圧Vccから一定の電流Ipが供給され、この電流の一部は抵抗素子201から定電流回路202を経て基準電位に流れている。出線MLiに流れる電流に近似した電流を抵抗素子201に流す。p型MOSトランジスタQp201およびp型MOSトランジスタQp202のゲートは、いずれも一致検索時およびデータ書き込み時にローレベルとなるプルアップ信号線/Spに接続されている。一致検出部は、一致判定時において不一致検出線MLから基準電位に流れる電流を近似する基準電流をCAMセル外部に設けた定電流回路202によって各セル共通に生成している点を除けば、図9・図10に示すCAMセルおよび不一致検出部と同様なデータ書き込み動作および一致検索動作を行なう。図10の不一致検出部4に比べて基準電流の精度が低下するが、CAMセルを構成する素子の数を削減できる利点がある。【0106】以上説明したように、本発明の実施形態にかかる連想メモリによれば、1つのCAMセルに使用する素子数がトランジスタと磁気抵抗素子を合わせて4〜8個で済み、従来の連想メモリに比べて高集積化が可能になる。【0107】なお、本発明は上述した実施形態に限定されない。抗が変わる相変化膜など、他の種々の抵抗素子を適用することも可能である。動電圧を増幅回路によって増幅して一致検索信号を生成することもできる。【発明の効果】本発明によれば、従来に比べてメモリセルの素子数を削減でき、回路の集積度を高めることができる。的なブロック図である。【図2】本発明の第1の実施形態に係る連想メモリのメモリセルの構成例を示す第1の回路図である。【図3】磁気抵抗素子を用いた記憶回路の一例を説明するための断面図である。【図4】共通の不一致検出線に接続される図2のメモリセルおよび不一致検出部の一構成例を示す回路図である。【図5】図4に示すメモリセルおよび不一致検出部による一致検索動作について説明するための図である。【図6】第1の実施形態に係る連想メモリのメモリセルの構成例を示す第2の回路図である。【図7】第1の実施形態に係る連想メモリのメモリセルの構成例を示す第3の回路図である。【図8】共通の不一致検出線に接続される図7のメモリセルおよび不一致検出部の一構成例を示す回路図である。【図9】本発明の第2の実施形態に係る連想メモリのメモリセルの構成例を示す第1の回路図である。【図10】共通の不一致検出線に接続される図9のメモリセルおよび不一致検出部の一構成例を示す回路図である。【図11】図10に示すメモリセルおよび不一致検出部による一致検索動作について説明するための図である。【図12】第2の実施形態に係る連想メモリのメモリセルの構成例を示す第2の回路図である。【図13】第3の実施形態に係る連想メモリのメモリセルの構成例そ示す第3の回路図である。【図14】共通の不一致検出線に接続される図13のメモリセルおよび不一致検出部の一構成例を示す回路図である。【図15】DRAM型の記憶回路を有する従来の3値CAMの構成例を示す回路図である。【図16】SRAM型の記憶回路を有する従来の3値CAMの構成例を示す回路図である。請求項27に記載の半導体記憶装置。