インピーダンスが異なる。1行の全てのCAMセルにおいて一致が判定される場合と、1つでも不一致を判定するCAMセルが含まれる場合とにおける上述のインピーダンスの違いが、不一致検出部4において検出され、この検出結果に応じた一致検索信号SMiが行ごとに生成される。一致する行のアドレスデータが検索結果アドレスM_ADDとしてプライマリエンコーダ6から出力される。致する行が複数ある場合には、所定の優先順位に基づいて選択された行のアドレスデータが出力される。図2〜図4を参照して詳細に説明する。図2は、本発明の第1の実施形態に係る連想メモリのメモリセル(CAMセル)の構成例を示す第1の回路図である。子TR101〜磁気抵抗素子TR104を有する。【0046】磁気抵抗素子TR101は、一方の端子が不一致検出線MLに接続され、他方の端子がn型MOSトランジスタQn101のドレインに接続されている。n型MOSトランジスタQn101のソースは基準電位に接続され、ゲートは検索データ線SLに接続されている。出線MLに接続され、他方の端子がn型MOSトランジスタQn102のドレインに接続されている。n型MOSトランジスタQn102のソースは基準電位に接続され、ゲートは検索データ線/SLに接続されている。【0047】磁気抵抗素子TR103は、一方の端子が基準電流出力線MSLに接続され、他方の端子がn型MOSトランジスタQn103のドレインに接続されている。電位に接続され、ゲートは検索データ線SLに接続されている。致検出線MSLに接続され、他方の端子がn型MOSトランジスタQn104のドレインに接続されている。n型MOSトランジスタQn104のソースは基準電位に接続され、ゲートは検索データ線/SLに接続されている。【0048】図3は、磁気抵抗素子を用いた記憶回路の一例を説明するための断面図である。図2と同一の符号はそれぞれ対応する構成要素を示しており、例えば、図2における磁気抵抗素子TR101、n型MOSトランジスタQn101、不一致検出線MLおよびビット線BLからなる回路ブロックの断面図に対応する。【0049】p型シリコン基板11の表面層上に、n型MOSトランジスタのドレインとなるn+拡散層12と、このソースとなるn+拡散層13とがp型のチャネル領域を挟んで対向して形成されている。このp型チャネル領域上には酸化絶縁膜14を介してゲート電極15が設けられている。n+拡散層13は、コンタクト16を介して第1層の金属配線17に接続されており、この金属配線17は回路のグランドに接地されている。属配線19に接続され、この金属配線19はコンタクト20を介して第2層の金属配線21に接続される。この金属配線21はコンタクト22、配線23を介して磁気抵抗素子24の下面に接続されている。直方向に延びるビット線BLが配置されている。Magnetoresistive)膜によって構成される。方向に応じて膜の垂直方向に流れるトンネル電流の抵抗が変化する性質を有している。合に抵抗値が増大する。【0051】そこで、不一致検出線ML側の強磁性層の磁化方向を固定化させ、ビット線BL(またはビット線/BL)側の強磁性層の磁化方向をビット線電流による磁界に応じて変化させることにより、TMR膜の抵抗を小さい抵抗Rまたは大きい抵抗(R+ΔR)に変化させることができる。【0052】磁化方向が固定される不一致検出線ML側の強磁性層には、例えばFeMnなどの反磁性層が面に接して設けられる。これにより磁性層の保持力が強化され、ビット線電流の磁界に影響されずに磁化方向が固定される。切な保持力に設定される。これにより、複数の行のうち不一致検出線に電流が流れる行のCAMセルのみをデータ書き換え可能状態に設定できる。層の磁化方向を固定化させ、不一致検出線側の強磁性層の磁化方向を不一致検出線電流の磁界に応じて変化させても良い。