(MOS)電界効果トランジスタ(FET)に係わる。トランジスタは、ゲート長を0.25μm未満に縮小する必要がある。ゲートを形成する標準的なプロセスは、ポリシリコン層を付着させ、その層をエッチングして必要なゲート長を画定し、ポリシリコンをマスクとして使用してソース/ドレインの浅い注入ステップを行うことによる。浅い注入ステップの後に、窒化物側壁スペーサを形成し、ソース/ドレインに深いオーミック領域を注入し、次に金属ケイ化物をゲートおよびソース/ドレイン注入層に形成する。したがって、ゲートの金属ケイ化物は下のポリシリコン・ゲートと同じゲート長であるため、ゲートの抵抗はゲート長が短くなるに従って増大する。ゲート抵抗は、RC遅延時間によって素子を低速にする。酸化膜層に窓を開け、金属をパターン形成することによって、ポリシリコン・ゲートよりも長い金属ゲートを形成することもできる。このプロセスによって、現在のところ最高速のシリコン素子が作られているが、最初のポリシリコン・ゲートへのきわめて精細な再アライメントを必要とし、これが成功しない場合は、ゲートがソース/ドレイン・オーミック・コンタクトとショートする可能性がある。したがって、上記のプロセスは製造には適応しない。implantation,ゲート長対接合深さのアスペクト比を1より大きく維持する必要性に応じてスケーリングすることができない。FETの幅を縮小すると、オーミック領域の抵抗が増大し、それによってFETの速度性能が低下する。チャネル注入によってしきい値電圧を調整しなければならず、このチャネル注入は、ショート・チャネル効果を防止するために浅くならなければならない。注入が浅くなると、それによって反転層内のキャリヤ移動度が低下し、制御も一層困難になる。[0004]【発明が解決しようとする課題】本発明は、素子をより小さな寸法に縮小するにつれて深刻になる、サブミクロンFET素子の自己アライメント型高抵抗ソース/ドレイン・コンタクトと高抵抗ゲート電極の問題を克服するものである。[0005]【課題を解決するための手段】本発明により、長さと幅の両方をサブミクロン寸法に容易に縮小することができる電界効果トランジスタの構造およびプロセス・シーケンスについて述べる。situ,自己アライメント型のT字形金属または金属/ポリシリコン・ゲートに依存する。gate.【0006】本発明は、精細アライメント・ステップを使用しないT字形金属ゲートを可能にし、その結果、ゲート抵抗を大幅が減少する、ゲート・スタックを形成する方法を提供する。stack.【0007】本発明はさらに、面積をスケーリングすることができるきわめて浅いソース/ドレイン・コンタクトの形成を可能にする方法を提供する。area.【0008】本発明は、ゲート・スタック窒化ケイ素側壁スペーサを不要にする。0.2μmの範囲のゲート長に対して約0.2μmのアライメント確度の精細アライメントの必要なしに既存の浅いソース/ドレイン・コンタクトに合わせて自己アライメントされるT字ゲートの形成を可能にする新規な方法を提供する。a.【0010】本発明はさらに、ケイ化を必要とせずにゲートを金属または金属/ポリシリコンの組合せによって形成し、その結果きわめて低いゲート接触抵抗が得られる新規な代替方法を提供する。obtained.【0011】本発明はさらに、金属障壁または接合部か、あるいはチャネルに対するその場でのドープ半導体によって、ソース/ドレイン・コンタクトを製作することができ、それによってイオン注入とアニールを行わずに済む新規な方法を提供する。本明細書に記載のコンタクトの高導電率によって、高パッキング密度回路用のコンタクトの面積のスケーリングが可能になる。circuits.【0012】本発明は、ソースとドレインを形成する隆起半導体領域の間に形成された自己アライメント隆起エピタキシャル・チャネルを提供する。drain.【0013】本発明はさらに、たとえばチタンなどの同一のソース/ドレイン・コンタクト金属を選択的かつ局所的に酸化して誘電率の高いゲート誘電材料(二酸化チタン)を形成し、それによってゲート誘電層の厚さのスケーリング制限を緩和する新規なプロセスを提供する。18とを示す断面図である。produceFETのチャネルを形成するのに適合した単結晶半導体材料とすることができる。phosphide,およびインジウム・ガリウムヒ素リンとすることができる。犠牲層14は、基板12に対して選択的にエッチング可能で、ショットキー金属層16がたとえばケイ化物またはゲルマナイドの形で消費することができる材料とすることができる。犠牲層14は、チャネルを反応性イオン・エッチング(RIE)による損傷から保護する役割を果たす。1-xのシリコン・ゲルマニウムとすることができる。1-yおよびSiとすることもできる。FETのソースとドレインを形成し、適切に選択された仕事関数を有する材料とすることができる。Ta,Ti、W、これらの組合せ、およびこれらの合金とすることができ、蒸発またはスパッタリングによってブランケット付着させることができる。次に金属層16を絶縁層18で被う。materialなどによる低温付着酸化膜とすることができる。18,リソグラフィ・パターン形成してゲート窓19を画定し、後で形成される図2に示すようなソース領域とドレイン領域を画定する。ゲート窓は、たとえばRIEを使用して絶縁層18と金属層16を貫通して開けられる。RIE.後で形成されるソース領域とドレイン領域の周囲にトレンチを形成する。図3に、図2の線3−3に沿った断面図を示す。FETのチャネルにRIE損傷が達しないようになっている、ゲート窓19内の基板12の上の犠牲層14が図示されている。shown.【0016】次に、図4に示すように、金属層16とその下の犠牲層14を合金してソース・コンタクト20とドレイン・コンタクト22を形成すると同時に、ゲート窓19内の犠牲層14を乱さないようにする。24,図5に示す基板12内にチャネル25を形成する。金属層16の厚さと犠牲層14の厚さとの比と、温度を調整して、層14の完全な合金によりチャネルに対してショットキー・ソースおよびドレイン接合を形成することができるようにする。元の基板12の界面で基板12とのある種の合金ができる場合がある。基板12中への合金の侵入はわずかであり、犠牲層14と基板12とのヘテロ接合を簡単に除去できる程度である。nチャネルFETの場合、犠牲層14をSiGeとし、基板12をSi、ショットキー金属層16をTiとすることができる。600°C以上の温度で起こるケイ化のステップで、たとえばケイ化チタンやゲルマニウム化チタンなどのケイ化物または混合ケイ化物を形成することができる。16はたとえばPtとすることができる。250°C以上でのケイ化のステップで、プラチナ・シリサイドを形成することができる。18の上面とに、ゲート酸化膜26を形成または成長させる。ゲート酸化膜26の厚さは2〜20nmの範囲とすることができ、典型的には3〜5nmである。nm.【0018】図6を参照すると、適切な拡散障壁を備えても備えなくてもよく、また下側にポリシリコンを備えても備えなくてもよい、たとえばAl、Wのようなゲート材料30を、酸化膜26の上にブランケット付着させるか成長させ、リソグラフィでパターン形成してT字形ゲート32を画定する。T字形ゲート32は、ゲート酸化膜26の上に延びている。リソグラフィ・パターン形成のプロセス中にネガ型レジストを使用することができる。process.【0019】露出しているゲート酸化膜26とT字形ゲート32の上に、たとえば二酸化シリコンまたは流動性酸化物などの絶縁材料34を形成する。図7に示すように、絶縁材料34を貫通する穴または開口部35を開ける。穴または開口部35は、たとえばタングステンなどの導電材料36で満たし、化学機械研磨(CMP)によって平坦化し、絶縁材料34の上面と同一平面にバイアを形成する(図示せず)。347を形成することもできる。金属層37をパターン形成して回路の相互接続部を設けることができる。circuit.【0020】図8に、ゲート長が0.25μmの図7の実施例のドレイン−ソース電流とドレイン−ソース電圧の関係を示すグラフを示す。titaniumとドレーン・コンタクト22を有するnチャネルであった。1500オングストロームのAl層を有していた。T字形ゲートの上部すなわちTの長さは0.5μmであった。図8では、縦座標がドレイン−ソース電流を表し、横座標がドレイン−ソース電圧を表す。2.0Vの電圧での測定値からプロットしたものである。dは約10mSであった。mS.【0021】図9を参照すると、図12に示す実施例を形成するプロセスの初期ステップを示す断面図が図示されている。図9ないし図12では、図1ないし図7の装置に対応する機能には同様の参照符号が使用されている。1-7.【0022】再び図9を参照すると、基板12上に半導体層40が形成されている。12に対してウェット・エッチまたはRIEを使用して選択的にエッチングすることができる単結晶または多結晶材料とすることができる。GaAsとし、半導体層40をInGaAsとするかその逆とすることができる。FETのソースとドレインとして機能する。n型とすることができる。半導体層40は、基板12上にその場でエピタキシャル形成することができる。next,半導体層40を絶縁層18で被う。絶縁層18はたとえば低温で形成された酸化物とすることができる。10を参照すると、次に、リソグラフィを使用し、たとえばRIEを使用して絶縁層18と半導体層40内にゲート窓19を開ける。RIE.【0023】図11を参照すると、基板12上のゲート窓19内と絶縁層18の上面の上にゲート酸化膜26を付着させている。18.【0024】図12を参照すると、ゲート酸化膜26の上にゲート材料30を形成し、リソグラフィでパターン形成してT字形ゲート32を画定している。ゲート材料30はゲート窓19から絶縁層18の上面に延び、その間にゲート酸化膜があってもなくてもよい。ゲート材料30を付着させる前に、絶縁層18の上のゲート酸化膜26を除去することができる。FETを形成する初期ステップを示す。図13ないし図16では、図1ないし図7および図9ないし図12の装置に対応する機能には同様の参照符号が使用されている。基板12はその上面に金属層16を有し、この金属層16はたとえばチタンやプラチナなどの任意の金属とすることができる。絶縁層18は窒化シリコンなどであり、ショットキー金属層16の上面上に形成される。16.【0026】図14に示すように絶縁層18内にゲート窓19を形成する。2などを形成し、これが図15に示すゲート誘電層50となる。酸化中に温度を700°Cより下に維持すると、基板12がシリコンの場合は界面で酸化しない。interface.【0027】次に、図16に示すように、ゲート誘電層50上にゲート材料30を形成し、リソグラフィでパターン形成してT字形ゲート32を画定する。lithography.【0028】図17に示す態様では、図3のショットキー金属層16内または図10のその場で濃くドーピングされた層40内にゲート窓19を開けた後、エピタキシャル成長システムにサンプルすなわち基板12を入れる。エピタキシャル成長システムは、二酸化シリコンまたは窒化シリコンの絶縁層18の上に半導体を成長させることなく、基板12上のゲート開口部19内にSiやSiGeなどの必要な半導体を選択的に成長させてチャネル52を形成することができる。42の両方に対して電気的に接触する隆起したFETチャネルができる。スターンに対して発行された米国特許第5534713号に記載の強化されたトランスポート特性(たとえば移動度)を利用するために、Si/SiGeなどのヘテロ接合または傾斜接合あるいはその両方を成長させることによって、キャネル52内に格子ひずみを生じさせることができる。52.この米国特許第5534713号は、本出願人に(半分)譲渡され、移動度などを向上させるひずみ層の形成を示すために参照により本明細書に組み込まれる。7および図9ないし図16の装置に対応する機能には同様の参照符号が使用されている。20,基板12上にまず絶縁層18を付着させ、次にリソグラフィでパターン形成して、たとえば二酸化シリコンなどの絶縁層18内にゲート窓19を開けるか形成する。ゲート窓19には、たとえばレジスト・リフト・オフを使用してTiなどの金属を満たしたり、選択的成長を使用してGeなどの半導体を満たしたりすることができる。self-aligned4とドレイン領域56を形成するために絶縁層18を通して注入される注入種をソースおよびドレインの注入時に止めることができるように選択された材料を、ゲート窓に満たす。したがって、たとえば図18に示すGeや図19に示すTiなどの窓材料は、たとえばSiまたはSiGe合金あるいはそれらの組合せである下の半導体基板12に対して容易に選択的エッチングすることができる。ゲート窓19の窓材料を除去し、注入物を活性化するアニールのステップの後、ゲート酸化膜26を付着させ、FETのTゲートを形成するための残りのプロセスを行う。FET.【0031】以上で提案したすべてのプロセスでは、オーミック・コンタクトとゲート金属の選択は、必要なしきい値電圧と素子設計によって異なる。図7や図16のソース・コンタクトとドレイン・コンタクトに使用する金属の仕事関数は、最適化の対象である。金属と半導体との間のショットキー障壁の高さが高いほどソース・コンタクトおよびドレイン・コンタクトからチャネルまでの直列アクセス抵抗が高くなる。この障壁を乗り越える電子または正孔は、きわめてエネルギーが大きくなければならず、したがって注入速度が速くなければならず、ゲートの下でこの速度を維持しなければならない。図12に示すような濃くドーピングされた半導体ソース・コンタクトおよびドレイン・コンタクトは、金属・コンタクトよりも注入障壁は低いが、抵抗は大きい。FETを製作することができる。FETおよび回路の製作に使用することができる。ohmicコンタクトを作ることができる。この2つの効果の組合せにより、FET素子および回路の処理速度が速くなる。FETのチャネルに自己アライメントされるソースとドレインに、たとえばチタンやプラチナなどのショットキー金属を使用する利点によって、チャネルへのキャリヤ注入速度をきわめて高速にすることができるだけでなく、これらの金属は粒子サイズになるまで高い導電率を維持するため、トランジスタの幅と面積も縮小することができる。このサイズは現況技術のFET素子のソースおよびドレインに用いられている面積より3桁以上も小さくすることができる。art.【0033】以上、自己アライメント・ショットキー金属ケイ化物またはゲルマニウム化物あるいはその両方のソースおよびドレイン・コンタクトとT字形ゲート、またはT字形ゲートを備えたソースおよびドレインとして濃くドーピングされた半導体材料を作成するFET構造および方法について説明したが、当業者なら本発明の広い範囲から逸脱することなく様々な変更や変形が可能であることが明らかであろう。本発明は、特許請求の範囲によってのみ限定される。claims.【0034】まとめとして、本発明の構成に関して以下の事項を開示する。するステップと、前記ゲート開口部内の前記ゲート誘電層上に導電層を形成するステップと、前記導電層をパターン形成してゲート電極を画定するステップとを含み、前記ゲート電極の向かい合った側にある前記ショットキー金属障壁が前記電界効果トランジスタのソースとドレインに対応している方法。Si、およびSiGeから成るグループの中から選択するステップを含むことを特徴とする、上記(1)に記載の方法。1-y,Si、およびSiGeから成るグループの中から選択するステップを含むことを特徴とする、上記(1)に記載の方法。Ni,Pd、Pt、Rh、Ta、Ti、およびWから成るグループの中から選択するステップを含むことを特徴とする、上記(1)に記載の方法。700°Cを超える温度に加熱するステップを含むことを特徴とする、上記(1)に記載の方法。250°Cを超える温度に加熱するステップを含むことを特徴とする、上記(1)に記載の方法。(7)第1の犠牲層を形成する前記ステップが、シリコン・ゲルマニウム層を形成するステップを含み、加熱する前記ステップが金属ケイ化物と金属ゲルマニウム化物を形成して半導体基板にショットキー障壁が設けられる温度に加熱するステップを含むことを特徴とする、上記(1)に記載の方法。(8)前記ゲート電極の向かい合った側にある前記ショットキー金属障壁に対するソース・コンタクトとドレイン・コンタクトとを形成するステップをさらに含み、導電層を形成する前記ステップが前記導電層を前記開口部の前記側壁上に形成するステップを含むことを特徴とする、上記(1)に記載の方法。前記ソース上と前記ドレイン上の誘電層と、前記チャネル上のゲート誘電層と、ゲートを形成する前記ゲート誘電層上の導電層とを含む電界効果トランジスタ。and,上記(9)に記載の電界効果トランジスタ。(11)前記導電層が前記第1の誘電層の上に延びて前記ゲートの抵抗を減少させることを特徴とする、上記(9)に記載の電界効果トランジスタ。(12)前記導電層がソースおよびドレインの一部を覆って前記第1の誘電層の上に延び、T字形ゲートを形成することを特徴とする、上記(9)に記載の電界効果トランジスタ。ドレインに対応している方法。Si、およびSiGeから成るグループの中から選択するステップを含むことを特徴とする、上記(13)に記載の方法。(13)に記載の方法。(13)に記載の方法。1-y,Si、およびSiGeから成るグループの中から選択するステップを含むことを特徴とする、上記(13)に記載の方法。(18)第2の層を形成する前記ステップが、二酸化シリコンと窒化シリコンから成るグループの中から選択するステップを含むことを特徴とする、上記(13)に記載の方法。(13)に記載の方法。(19)に記載の方法。(13)に記載の方法。layer,前記チャネル上と前記ソースおよびドレインの側壁上に形成されたゲート誘電層と、前記チャネルの上の前記ゲート誘電層上に形成されたゲート導電層とを含む電界効果トランジスタ。SiGe合金を含むことを特徴とする、上記(22)に記載の電界効果トランジスタ。substrate,前記ゲート開口部内の前記ゲート誘電層上に導電層を形成するステップと、前記導電層をパターン形成してゲート電極を画定するステップとを含み、前記ゲート電極の向かい合った側にある前記ショットキー金属−半導体障壁が前記電界効果トランジスタのソースとドレインに対応している方法。silicon-germanium,上記(24)に記載の方法。Ni、Pd、Pt、Rh、Ta、Ti、およびWから成るグループの中から選択するステップを含むことを特徴とする、上記(24)に記載の方法。(27)金属層を形成する前記ステップがチタン層を形成するステップを含み、加熱するステップが酸素を含む気体環境内で加熱するステップを含むことを特徴とする、上記(24)に記載の方法。(28)加熱するステップが、前記金属層の前記金属と反応するように選択された気体環境内で加熱して誘電材料を形成するステップを含むことを特徴とする、上記(24)に記載の方法。形成する温度に加熱するステップを含むことを特徴とする、上記(1)に記載の方法。(30)半導体基板と、ソースとドレインを形成し、その間にチャネルを画定する2つの離隔した金属−半導体化合物領域と、前記ソースおよびドレイン上の誘電層と、前記金属−半導体化合物領域で使用されている前記金属の反応生成物よりなるゲート誘電層と、前記ゲート誘電層上のゲート導電層とを含む、電界効果トランジスタ。(31)前記導電層が前記第1の誘電層の上に延びて前記ゲートの抵抗を減少させることを特徴とする、上記(30)に記載の電界効果トランジスタ。(32)前記導電層がソースとドレインの一部を覆って前記第1の誘電層の上に延びてT字型ゲートを形成することを特徴とする、上記(30)に記載の電界効果トランジスタ。2を含むことを特徴とする、上記(30)に記載の電界効果トランジスタ。(34)FETを形成する方法において、表面に誘電層を有する半導体基板を選択するステップと、前記誘電層内にゲート窓をエッチングして前記基板を露出させるステップと、前記誘電層上にゲルマニウムが成長しないように前記ゲート窓内の前記基板上にゲルマニウムを選択的に成長させるステップと、ゲルマニウムをマスクとして使用して、ドーパント・イオンの浅い領域を注入してソースとドレインを形成するステップと、前記ゲルマニウムを除去するステップと、前記ゲート窓内にゲート酸化物を形成するステップと、前記ゲート酸化物上と前記誘電層上に導電材料層を形成するステップと、前記導電材料層をパターン形成してゲートを形成するステップとを含む方法。するステップと、前記ゲート酸化物上と前記誘電層上とに導電材料層を形成するステップと、前記導電材料層をパターン形成してゲートを形成するステップとを含む方法。layer,前記開口部内の前記基板上に第2の半導体材料のエピタキシャル層を形成して前記基板の上に隆起チャネルを設けるステップをさらに含む、上記(13)に記載の方法。DRAWINGS【図1】図7に示す実施例を形成する初期ステップを示す断面図である。FIG.【図2】エッチングのステップの後の図1の構造体を示す上面図である。step.【図3】図2の線3−3に沿った断面図である。FIG.【図4】図7に示す実施例を形成する、他のステップを示す断面図である。steps.【図5】図7に示す実施例を形成する、他のステップを示す断面図である。steps.【図6】図7に示す実施例を形成する、他のステップを示す断面図である。steps.【図7】本発明の一実施例を示す断面図である。invention.【図8】図7の実施例に対して行った測定値を示すドレイン−ソース電圧との関係のグラフである。voltage.【図9】図12に示す実施例を形成する製作ステップを示す断面図である。12.【図10】図12に示す実施例を形成する製作ステップを示す断面図である。12.【図11】図12に示す実施例を形成する製作ステップを示す断面図である。12.【図12】本発明の第2の実施例を示す断面図である。FIG.【図13】図16に示す実施例を形成する製作ステップを示す断面図である。16.【図14】図16に示す実施例を形成する製作ステップを示す断面図である。16.【図15】図16に示す実施例を形成する製作ステップを示す断面図である。16.【図16】本発明の第3の実施例を示す断面図である。invention.【図17】本発明の第4の実施例を示す断面図である。invention.【図18】図20に示す実施例を形成する際に、イオン注入を使用し、イオン注入時にチャネルを保護するプロセス・ステップを示す断面図である。implantation.【図19】図20に示す実施例を形成する際に、イオン注入を使用し、イオン注入時にチャネルを保護するプロセス・ステップを示す断面図である。implantation.【図20】本発明の第5の実施例を示す断面図である。前記ゲート電極の向かい合った側にある前記ショットキー金属障壁が前記電界効果トランジスタのソースとドレインに対応している方法。SiGe,請求項1に記載の方法。Co,Ni、Pd、Pt、Rh、Ta、Ti、およびWから成るグループの中から選択するステップを含むことを特徴とする、請求項1に記載の方法。ゲートを形成する前記ゲート誘電層上の導電層とを含む電界効果トランジスタ。金属ケイ化物と、金属ゲルマニウム化物と、金属ケイ化物と金属ゲルマニウム化物との混合物と、金属ヒ化物とから成るグループの中から選択されることを特徴とする、請求項5に記載の電界効果トランジスタ。5.【請求項7】前記導電層がソースおよびドレインの一部を覆って前記第1の誘電層の上に延び、T字形ゲートを形成することを特徴とする、請求項5に記載の電界効果トランジスタ。スタのソースとドレインに対応している方法。SiGe,請求項8に記載の方法。Si、およびSiGeから成るグループの中から選択するステップを含むことを特徴とする、請求項8に記載の方法。前記チャネルの上の前記ゲート誘電層上に形成されたゲート導電層とを含む電界効果トランジスタ。電界効果トランジスタのソースとドレインに対応している方法。前記ゲート誘電層上のゲート導電層とを含む、電界効果トランジスタ。前記導電材料層をパターン形成してゲートを形成するステップとを含む方法。前記導電材料層をパターン形成してゲートを形成するステップとを含む方法。by.【請求項16】前記ゲート誘電層を形成するステップの前に、前記開口部内の前記基板上に第2の半導体材料のエピタキシャル層を形成して前記基板の上に隆起チャネルを設けるステップをさらに含む、請求項8に記載の方法。