移行に伴って、クロック周りの回路を大幅に書き換えた。できたのは、<%media(20090724-clock4.zip|以下のもの)%>。回路図上のほう、ディレイを用いた部分は発信回路で、源内CAD限定。実際には、水晶発振などで置き換える。シミュレーションの結果は、次のとおり。...が、一箇所気に入らない部分がある。c3は2バイト命令の2バイト目を読むために用いる信号だが、この信号がHの間、CPUが出力するアドレスラインは安定していないといけない。メモリから命令を読む際のアドレスラインは、q4がLの間、出力される。このとき、c3の下がりは、q4の上がりよりも安定して早く行われないといけないが、ここの部分が微妙なのだ。導線がちょっと長かったり、間に入れるゲートの数が微妙に違ったりすると、メモリでデータを読む際にq4の上がりがc3の下がりよりも早く行われるかもしれない。なると、メモリの内容を正確に読むことができなくなる。そこで改良を加えたのが、<%media(20090724-clock5.zip|次の回路)%>。シミュレーションの結果は、以下のようになる。ディレイ回路をうまく作るのは、後々経験や実験が必要になるだろうが、タイミング回路の設計としてはこれでよさそう。SPのデクリメントとなる。q4がLの間、PCの内容がアドレスラインに出力され、q4がHの間、SPの内容がアドレスラインに出力される。これくらいの長さがあれば、手に入るSRAMの書き込み速度などと比較して問題なさそうである。MHzまで上げられることになる。