次に、MOSFET-Nトランジスターで構成したD-FFにこのシグナルを入れて、出力側の周波数を測定。半分の周波数になっている。実験では、これぐらいの周波数が限界で、さらに速くすると、ちゃんと動作しなかった。kHzぐらいのクロックで動かすことになるだろう。kΩプルアップでのNMOSの構成であるのに対し、CLKと/CLKの入力部分にCMOSのNOTを用いている。従って、D-FF回路に比べると、CLK-/CLK作成回路は格段に速い動作をする。/CLKの2つの入力が速い動作であるのは、理想的な回路構成である。/CLKだけ高速動作というわけに行かない。CLKと/CLKの2つのシグナルが同時に変化していればよいが、少しズレがあるようなケースについて考えておく必要があるだろう。CLKシグナル立ち上がりの際に/CLKシグナルの立ち下がりも同時に起これば、問題なく動作するはずであるが、このタイミングがずれてしまった場合について考える。/CLK=Hの時間が一定以上長く続くと、2つのラッチが両方ともゲートが開いた状態になってしまい、誤作動の原因になる。/CLK=Lの時間があったとしても、FF誤作動の原因にはなり得ない。これは、CLKシグナル立ち下がりの際も、同様である。/CLK=Hとなるようなことが決していないような設計にすればよいということになる。/CLKの作成のために、次のような回路を挿入することにした。II上でシミュレーションすると、以下のようになる。/CLKの両方がHになることはない。シミュレーションだけではなく、ブレッドボード上のD-FFでも、このクロック作成回路が問題なく働くことを確認した。FFのクロック部分についてはずいぶん悩んでいて、FFを作成する場合に、同じMOSFET-Nの同じロットを用いてthresholdをそろえておいて、安定動作を計ろうかなどと考えていた。それ用に、個々のMOSFETのthresholdを測定するための回路をPICで組んで、購入したMOSFETを調べたりしていた。上記のCLK-/CLK作成回路を使えば、少々thresholdのずれたMOSFETを混在させて回路を組んでも、誤作動する心配はなさそうである。