substrate側壁の形成方法に関する。densification,トランジスタの微細化は必須であるが、MOSトランジスタの微細化は短チャンネル効果や、パンチスルーの抑制等の問題が深刻になっている。2−222153号公報等に提案されている。従来技術として典型的なせり上げ構造トランジスタの製造方法を図3を用いて説明する。activation,ウエル領域1Bを形成する。5nm形成した後に、ゲート電極となる多結晶シリコン膜を200nm堆積し、続いて酸化膜を50nm堆積後、パターンニングしてゲート電極4、ゲート電極上の酸化膜5Aを形成する。その後、窒化膜を20nm堆積後、プラズマエッチング法でゲート側壁部以外の窒化膜を除去して、第1のゲート電極側壁16Aを形成する。このとき、第1のゲート電極側壁16Aと接する部分に、シリコン層が密着しない傾斜部分(以降、ファセットと呼ぶ)8A、8Bが生じるので、これを埋め込むために、第2の側壁を再度形成する必要がある。(311),(511)等の高指数の面である。16Aに接する部分以外を除去して、第2のゲート電極側壁16Bを形成してファセット8A、8Bの一部を埋め込む。9をシリコン基板内に形成する。)10(10A、10B)を、せり上げられたソース・ドレイン層7A及びゲート電極4上に形成する。次でこの処理の際に形成される窒化チタンや余剰チタン等のチタンシリサイド以外の層を選択的にエッチングした後に、850°C程度のRTAにより、チタンシリサイド膜を低抵抗化して、低抵抗チタンシリサイド層10A、10Bとして、シリサイド化工程を完了する。process.【0008】その後、プラズマCVD法にて低温で層間膜11を堆積し、コンタクト孔12を形成し、アルミ電極13を形成して基本的なMOSトランジスタを完成させる。9は、チャンネル形成領域の上面からpn接合までの深さなので、イオン注入法でシリコン基板1Aに形成できる接合深さより、せり上げ層7Aの膜厚分だけ拡散層の接合深さを浅くできるので、容易に浅い拡散層が形成できるという利点がある。よる活性化で100nmの拡散層を形成した場合、せり上げ層7Aを50nmに設定することにより、拡散層9の形成深さを50nm程度にできるので、0.25μm以下の微細MOSトランジスタに対応した、拡散層が形成できるということになる。せり上げた部分だけ、ソース・ドレイン領域のシート抵抗、コンタクト抵抗が高くなるのを防ぐことができる等の効果がある。[0010]【発明が解決しようとする課題】図3(b)で示したように、シリコン膜の選択成長法をもちいて、せり上げ層7Aを形成した場合、第1のゲート電極側壁6Aにせり上げ層7Aが密着せず、ファセットが形成されることがある。拡散層9は、第2のゲート電極側壁形成後に、イオン注入法により形成されるので、拡散層9の形成深さは、第2ゲート電極側壁端部の、ファセット形状の影響を受けていることになる。become.【0011】シリコン膜の選択成長時のファセット形成は、系全体の自由エネルギーが最小になるように、シリコン膜の最表面のシリコン原子がより自由エネルギーの小さな面に移動することに起因する。(111)面の順に小さいといわれている。せり上げ層7Aの膜厚が厚くなると、シリコン原子が、ゲート電極側壁からより自由エネルギーの小さいシリコン表面(せり上げ層表面)に拡散して、(111)面等を形成し、ゲート電極側壁に接する膜厚を小さくして、系の自由エネルギーを小さくするように成長が進むので、ファセットが形成されることになる。formed.【0012】一旦ファセットが形成されると、以降はそれぞれの面の成長速度の関係で、ファセット形状が決定される。この場合、(311)面の成長速度は他の面に比べて遅いので、一旦、(311)面が形成されると(311)面が広がり、ファセットが横方向に大きく広がることになる。16Bを形成することにより比較的完全に埋め込みやすい。(511)面が形成される場合が多く、この場合は、第1のゲート電極側壁16Aから、100nm程度ファセットが広がるので、ファセットを完全に埋め込むと第1のゲート電極側壁下部の寄生抵抗等の問題が生じ、現実的ではない。(311)、(511)面の形状が拡散層の形成深さに影響するという問題が起こる。5-182981号公報に示される方法がある。この方法は、図4に示すように、第1のゲート電極側壁16Cを、ひさし状あるいは逆テーパー状に形成した後に、この部分を埋め込むように、選択エピタキシャル成長を施しせり上げ層を形成する方法である。微細MOSトランジスタの製造においては、このような形状のゲート電極側壁を制御性よく形成することは困難である。shape.【0015】このように従来の半導体装置の製造方法ではファセット形状は完全には制御しきれず、ばらつきが大きいために、このばらつきが拡散層の形成深さに大きく影響し、製品の歩留まり低下及び特性の不安定性の原因となるという問題点が生じる。is.【0016】本発明の目的は、せり上げ層からの不純物拡散を制御して、拡散層の形成領域のばらつきを低減することにより、安定した特性を有し歩留まりの向上した半導体装置及びその製造方法を提供することにある。[0019]【発明の実施の形態】次に本発明について図面を用いて説明する。図1(a)〜(c)は本発明の第1の実施の形態を説明する為の半導体チップの断面図である。invention.【0020】まず図1(a)に示すように、図3で説明した従来例と同様に操作しゲート電極までを形成する。FIG.すなわち、シリコン基板1A上に素子分離層2を局所酸化法により形成し、イオン注入法により、N型不純物を導入後、820°C程度で熱処理を施し、不純物の活性化及び結晶欠陥の回復を行いウエル領域1Bを形成する。100nm順次堆積する。deposited.【0021】その後、レジスト膜を塗布、露光してゲート電極パターンを形成し、プラズマエッチング法により、酸化膜及び多結晶シリコン膜をエッチングし、ゲート電極4及びゲート電極上の酸化膜5Aを形成後、レジスト膜を除去する。その後、第1絶縁膜として窒化シリコン膜(窒化膜)6を5nm堆積後、第2絶縁膜として酸化膜5Bを30nm堆積した後に、プラズマエッチング法によりゲート電極側面部以外の窒化膜及び酸化膜を除去し、ゲート電極4の側面に窒化膜6と酸化膜5Bからなる側壁を形成する。4.【0022】次に図1(b)に示すように、フッ酸により、ゲート電極側壁の酸化膜5Bを選択的に除去し窒化膜からなるL字型ゲート電極側壁6Aを形成する。次でシリコン基板1Aをフッ酸蒸気処理して自然酸化膜を除去した後に、大気にさらすことなく減圧CVD装置に導入し、原料ガスとしてジクロロシランを用い、HClを混入して選択成長を可能にし、成長温度800°C程度で、シリコン基板上に50nmのエピタキシャル膜を形成して、せり上げられたソース・ドレイン層(せり上げ層)7Aとする。elevated.【0023】この際に、せり上げ層7AとL字型ゲート電極側壁6Aとが接する部分は、5nm程度と非常に薄いので、この範囲で、ファセットが形成される可能性はきわめて小さくなる。(311)、(511)面の形成は押さえられる、成長条件の幅が広くなる。widened.【0024】次に図1(c)に示すように、全面に酸化膜5Cを堆積したのちプラズマエッチング法によりエッチングし第2のゲート電極側壁を20nm程度形成してせり上げ層7Aの側面を埋める。2程度注入して、1000°C程度でRTA処理し、ボロンを活性化させると同時に下地基板方向に拡散させて、ソース・ドレイン拡散層9を形成する。その後は、従来例と同様の工程を経て、MOS型トランジスタを完成させる。transistor.【0025】このように第1の実施の形態によれば、薄膜のL字型ゲート電極側壁を持つので、ファセットが存在しないせり上げ構造のソース・ドレイン層を安定して製造できる。従って、安定した深さのソース・ドレイン拡散層9を形成できるので、安定した特性を有する微細MOSトランジスタが歩留まりよく製造できる。characteristics.【0026】図2(a),(b)は本発明の第2の実施の形態を説明する為の半導体チップの断面図である。invention.【0027】まず図2(a)に示すように、第1の実施の形態と同様に操作し、シリコン基板1A上に素子分離層2、ウエル領域1B、ゲート酸化膜3、ゲート電極4、酸化膜5A及びL字型ゲート電極側壁6Aを形成する。)を原料ガスとして、酸化膜上に非晶質シリコンが堆積される条件で、40nm程度堆積した。deposition.【0028】このとき、シリコン基板に接する領域では、エピタキシャル成長した。絶縁膜上では非晶質シリコン膜が形成された。nearファセット8Cが形成される。approximately.【0029】次に図2(b)に示すように、550°Cの熱処理により、シリコン基板をシードとして横方向成長により、非晶質シリコン膜7Cの一部を結晶化する。この横方向成長では、非晶質シリコン膜7Cと結晶シリコン膜7Bの界面(ファセット8D)は、L字型窒化膜側壁上に届く条件とする。7Cをフッ酸、硫酸、酢酸の混合液で選択的に除去した後に、RTA法により、ボロンを下地シリコン基板へ拡散し活性化して、ソース・ドレイン拡散層9を形成する。コンタクト孔開口及びアルミ配線を形成して、MOS型トランジスタを完成させる。.【0031】本第2の実施の形態でのせり上げ構造トランジスタでは、L字型ゲート電極側壁6Aの、シリコン基板に接する部分が、ボロンの拡散を妨げるために、ゲート端から拡散層までの距離は、ファセット8Dの形状にはよらず、L字型ゲート電極側壁6Aの底部の長さによって決定される。せり上げ層7Bのゲート端部の形状によらないので安定した形状の拡散層が形成できる。7B.【0032】尚、上記各実施の形態においては、第1の絶縁膜として窒化膜を用いたが、これはCVD法によりシリコン膜を形成する前処理としてフッ酸蒸気により自然酸化膜を除去する工程や非晶質シリコン膜等の除去工程がある為である。第2の絶縁膜としては酸化膜を用いたが、窒化膜とのエッチングの選択比が大きいものであればよく、PSG膜やBPSG膜等を用いることができる。facets,安定した特性の微細な半導体装置を歩留まりよく製造できるという効果がある。produced.【0034】また、固相エピタキシャル法を用いたせり上げ工程では、L字型ゲート電極側壁の底部が不純物の拡散を妨げるために、ソース・ドレイン拡散層が、ファセット形状に存在することなく安定した形状で形成できるという効果がある。DRAWINGS【図1】本発明の第1の実施の形態を説明する為の半導体チップの断面図。invention.【図2】本発明の第2の実施の形態を説明する為の半導体チップの断面図。invention.【図3】従来の半導体装置の製造方法を説明する為の半導体チップの断面図。device.【図4】従来の他の半導体装置の製造方法を説明する為の半導体チップの断面図。シリコン基板の主面にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極表面を含む全面に第1絶縁膜と第2絶縁膜を順次形成したのちエッチバックし、前記ゲート電極の側面に第1絶縁膜と第2絶縁膜とからなる側壁を形成する工程と、前記側壁の第2絶縁膜を除去し前記第1絶縁膜からなるL字型のゲート電極側壁を形成する工程と、前記ゲート電極側壁の一部に接しソース・ドレイン形成領域の前記シリコン基板上にシリコンからなるせり上げられたソース・ドレイン層を選択的に形成する工程と、前記ソース・ドレイン層に不純物を導入したのち熱処理し前記シリコン基板にソース・ドレイン拡散層を形成する工程とを含むことを特徴とする半導体装置の製造方法。第1絶縁膜は窒化シリコン膜である請求項1記載の半導体装置の製造方法。