(UVM)のサポート提供について発表しました。2019b以降からとなります。Verifierを使用することで、SimulinkモデルからUVMコンポーネントとテストベンチを直接生成し、Synopsys、Cadence、MentorなどのUVMをサポートするシミュレーターで使用できます。Groupによる最新の研究結果(*1)によると、FPGA設計プロジェクトの48%とASIC設計プロジェクトの71%がUVMを使用して設計検証を行っていることが分かりました。コンテンツを開発します。エンジニアがMATLABおよびSimulinkモデルをリファレンスとして使用し、RTLテストベンチのコードを手書きしますが、このプロセスは非常に時間がかかる場合がありました。Verifierを使用して、Simulinkで開発済みのシステムレベルのモデルからシーケンスやスコアボードなどのUVMコンポーネントを自動的に生成できるようになりました。この手法により、検証エンジニアは、ワイヤレス通信や組み込みビジョン、制御などに使用されるASICとFPGA設計用のテストベンチの開発にかかる時間を短縮できます。Chishti氏は次のように述べています。これにより画期的なイノベーションのためのアプリケーションの開発に専念できます。自動車分野向けに設計された当社のASICでは、UVMを使って製品検証を行っています。Simulinkを使用することで、簡略化できます。Verifierで拡張サポートが提供されるようになりました。これまで設計検証チームはSystemVerilogで手作業でコーディングしてHDLシミュレーターで厳密なテストベンチを開発しなければなりませんでした。今後は、既存のMATLABおよびSimulinkモデルから検証コンポーネントを直接生成し、これらのモデルを再利用することで、生産検証環境を迅速に作成できます。Ciganは次のように述べています。時間をテストベンチ開発に費やしています。Verifierの機能によって、DVエンジニアの生産性が向上するだけでなく、システム設計者、ハードウェア設計者、DVエンジニア間の連携も強化されます。R2019bはすでに提供されています。MicroSystemsは、電力およびセンシング技術の未来を再定義しています。システムに至るまで、当社のチームは世界を進歩させ、お客様に競争上の優位性を提供するインテリジェントなソリューションの開発に情熱を注いでいます。グローバルなエンジニアリング、製造、サポートにより、Allegroは大企業と世界中の地域市場リーダーの双方にとって信頼できるパートナーとなっています。(マスワークス)は、数学的計算で業界をリードする世界的なソフトウェア開発会社です。ためのプログラミング環境を提供します。システムのシミュレーションとモデルベースデザインのためのブロック線図環境です。加速させるためのツールとしてこれらの製品ファミリを活用しています。教育および研究に欠かせないツールとして、世界各国の大学や教育機関において活用されています。名以上の従業員が活躍しています。holders.このプレスリリースには、メディア関係者向けの情報があります。ご覧いただく場合はメディア会員登録もしくはログインをお願い致します。