ISSN:09196072概要:クロックゲーティングは、レジスタへのクロック供給を制御することで電力を削減する手法で、順序回路の動的電力削減に広く用いられている。これまでハードウェア記述言語における新しい値のレジスタへの代入条件を用いる手法や、状態遷移の解析からレジスタに代入する条件を抽出する手法などが知られているが、より効果的な自動化手法が求められていた。クロック停止確率最大となる信号であることが知られているが、個別にゲーティング回路を付加することは非効率で、共有が不可欠である。そこで本稿では、論理関数処理に基づき制御信号候補から最適なゲーティング回路の最適な共有を行う手法を提案する。ベンチマーク回路で効果を確認した。電力削減が確認できた。ハードウェアの設計の高位化に対応し、プログラムを仕様として用い、ハードウェアの設計を形式的に検証する手法に関する研究を行った。現状の検証手法の調査を論文誌および国際会議、研究会などに対して行った。ハードウェアの設計の高位化に対応し、プログラムを仕様として用い、ハードウェアの設計を形式的に検証する手法に関する研究を行った。現状の検証手法の調査を論文誌および国際会議、研究会などに対して行った。つが基本的な手法であることと、これらを組み合わせたハードウェアの検証手法の研究が盛んに行われていることがわかった。プログラムを仕様とするものについては、プログラムの直接実行による、シミュレーションの高速化の側面が主に強調され、形式的な手法の研究開発が不十分であることも明らかとなった。そこで、これらのハードウェアの手法の中で、大規模な回路に適用可能と考えられる無評価関数に基づく等価性判定論理を適用した手法の開発を目指し、そのための基礎的な研究を行った。無評価関数に基づく等価性判定論理では、記号的な式の等価性を判断することができるので、プログラムの代入をそのまま等価性判定の式に変換することで、二つのプログラムの等価性を式の等価性として判定することができる。言語のプログラムを対象として、それを等価性判定論理の式へ変換する規則を求めるとともに、多バイトの演算問題に適用し、手法の有効性と適用限界を求めた。性質を含めて、今後のさらなる研究が必要である。研究成果概要:VLSIの性能向上および電力消費を削減する目的に対し、論理素子の制御値を用いる手法を提案し、基礎的な実験を行った。ゲートの制御値が0であることを用いて、論理回路の最長経路を通る0への変化をANDゲー...VLSIの性能向上および電力消費を削減する目的に対し、論理素子の制御値を用いる手法を提案し、基礎的な実験を行った。ゲートの制御値が0であることを用いて、論理回路の最長経路を通る0への変化をANDゲートで先に通すこととし、そのための制御条件を生成する方法を導いた。ゲートで先に通すこととした。本手法を簡単な回路に適用し、期待通りの高速化が得られることを確認した。ツール化と種々の回路への適用が今後の課題である。制御回路の共有による付加回路の削減も今後の課題である。あるときに他方の入力の値が不定でも出力に影響を与えないという性質を利用し、他方の入力を計算するブロックの電力を停止する手法を提案し、簡単な回路で効果を確認した。本手法は、プロセスの微細化に伴い大幅な増加が見られるリーク電力の削減に有効であると同時に、動的な電力の削減にも有効であることが確認されている。ツール化および種々の回路への適用および実LSI試作を用いた評価が今後の課題である。ゲートレベル回路の最適化の研究を行った。ゲートレベル回路の最適化の研究を行った。向けのパイプライン合成手法の提案を行い、加算回路や乗算回路で2段のパイプラインで1.8倍のクロック周波数を得られるという結果を得た。つぎに、電力の最適化に関しては、論理素子の制御値でパワーを停止する細粒度のパワーゲーティング手法を提案し、制御信号の制御値確率とそれで停止できるゲート数の積を評価し、評価値の大きい順にパワーゲーティングを挿入するアルゴリズムで、平均15%程度の電力削減効果を得た。研究成果は電子情報通信学会の英文論文誌に掲載された。ベンチマーク回路に適用して効果を確認した。研究成果は、2010年5月の情報処理学会SLDM研究会で口頭発表の予定である。:システムオンシリコンのためのランタイム解析・最適化の研究として、アサーションチェッカを用いたランタイムエラー検出法と得られたエラーの暗号化と安全な記憶方式や耐タンパ性に関する基礎的な研究を行った。アサーションチェッカーについて...システムオンシリコンのためのランタイム解析・最適化の研究として、アサーションチェッカを用いたランタイムエラー検出法と得られたエラーの暗号化と安全な記憶方式や耐タンパ性に関する基礎的な研究を行った。アサーションチェッカーについては、入力記憶オートマトンを用いる手法に基づき、入力記憶部を共有することでFPGA実現によりハードウェア資源が削減できることを示した。つぎに、ランタイム解析で必要なアサーション集合に関する十分性について、回路の一部を変更したミュータントベースのアサーションの十分性判定に基づく手法の調査と検討を行った。ミュータントベース手法では、加えた変更がアサーションにより検出できるかでアサーションの十分性を判断するが、どのような変更を加えるかはランタイム解析の種類に大きく依存する。遅延エラーについては、記述手法を含めて議論する必要があることがわかった。エラー情報の圧縮については、圧縮能力に優れたLFSRベース手法を検討した。動的再構成の機構を用いる手法の検討を行った。内臓プロセッサの命令実行中に、その命令に対応する演算器を動的に構築し、ループに対応する命令列を検出して、データを動的に構築した演算系に通す手法の検討およびプロトタイプの構築を行った。動的再構成を高速に行う手法を検討する必要がある。演算系の最適化も今後の課題であり、メモリを用いた算術演算の効率化および低電力化や複数の加算を連続して行うマルチオペランド加算の最適化などの最適化の研究を行った。エラー情報の暗号化および情報漏洩の耐タンパ性についても検討を行い、スキャンパスがある場合の耐タンパ性について議論を行った。エラーに対するFPGA上での回路の動的書き換えを用いた対処手法、メモリベース演算、キャッシュ構成の最適化の研究を行った。制御することで、ランタイムに電力を制御する手法の検討を行った。マルチステージクロックゲーティングや、疑似パワーゲーティング法で電力を10%~20%程度削減できることが分かった。構成ビットが変化し、回路の機能が正しくなくなる現象に対し、3重系よりも安全な4重系の構造を提案するとともに、エラー発生時にエラーを同定してエラーモジュールの動的再書込みによる機能の復帰を行う手法の提案を行った。動的部分書換え機能を用いて実現し、安全性と面積オーバーヘッドの評価を行った。法による三角関数や乗算・除算の実現手法の研究を行った。これは、演算器の入力をアドレスとして、計算結果をメモリに入れることで算術演算を実現するものである。アドレスに対してメモリのサイズが指数的であるので、入力をいくつかに分割してメモリで実現し、メモリ出力を演算器に入れるなどの手法が必要であった。ハードウェア内部の演算器の結果をキャッシュ的にメモリに入れることで再計算を行わずにメモリアクセスで済ませる手法の検討を行った。これらのメモリを用いた演算手法は、論理ゲートの出力の変化による動的電力を削減する効果があり、実行時の電力最適化に有効であることがわかった。近年の携帯端末および無線センサなどのアンビエントデバイスの発達・普及に伴い、これらの稼働時間を延ばすため、アイドル状態での電源停止制御が重要になってきた。近年の携帯端末および無線センサなどのアンビエントデバイスの発達・普及に伴い、これらの稼働時間を延ばすため、アイドル状態での電源停止制御が重要になってきた。この時、電源復帰後の動作のために内部状態を保存することが必要で、電源停止でも記憶が保持できる次世代不揮発素子が注目されている。比較して10倍程度の書込みエネルギーを必要とし、その削減が急務である。そこで本研究では、書込みエネルギーの削減を含む次世代不揮発素子の活用のための設計技術の研究を行った。メモリをROMとして書き換えずに計算結果の記憶に用いる手法の他、書込みそのものを減らす手法を研究した。MTJの書換えは同じ値を書込む場合でも違う値の書換えと同様大きなエネルギーを必要とするので、今記憶している値と書込みたい値が同じ場合に、書込みを停止することが基本となる。ここでは、それと組み合わせてさらに書込み回数を削減する手法を示した。順序回路の状態遷移解析に基づき、書換える必要のないレジスタの探索手法を提案し、書換えを停止する条件から停止制御回路の自動生成を行い、電力削減を確認した。第二に、値の変化にあたって、変更するビット数を削減する手法の研究を行った。新しい値を元の値と新しい値との差分で表すことで、書き換えるビット数を削減する手法や、最大変更ビット数を制限した符号の研究などを行った。第三に入力をアドレス、計算結果をメモリの内容としたメモリベース演算の研究を行った。基本的には入力数に対して指数的な容量を必要とするので、乗算等に対して必要に応じて演算器と組み合わせてメモリ量を削減する手法を検討した。最後に、論理素子の制御値の伝播を考慮した細粒度の実行時パワーゲーティングの研究を行った。論理素子の制御値は一つの入力だけで出力を決定できる値である。ある入力が制御値をとると、他の入力の値は不要となり、それを計算する部分の電源を停止できる。この制御値の直列接続での伝播を用いてより多くの素子の電力停止を行う手法を示した。研究成果概要:ディジタルデータは0と1の並びであり、それだけでは意味を持たず、その意味解釈方法を同時に記憶する必要がある。これまで、文字データについては、1文字のデータのビット数とビットパターンに対応するフォントの最小データとそれへの変換方法を...ディジタルデータは0と1の並びであり、それだけでは意味を持たず、その意味解釈方法を同時に記憶する必要がある。これまで、文字データについては、1文字のデータのビット数とビットパターンに対応するフォントの最小データとそれへの変換方法を添付し、読めるデータに変換する手法を提案してきた。アセンブラでプログラムの保存を行う手法と、その場合の記述量の最適化について研究を行った。命令が一種類しかなく、意味記述が簡単で、解釈機構の模擬や再構築が容易である。概要:LSIのテスト技術について、アルゴリズムとアーキテクチャについてパワーポイントを用いた講義を行っている。最低でも2回に1度は単元の確認の問題を出し、自分で考える力をつけさせている。システムLSIアーキテクチャ概要:パワーポイントを用い、システムLSIの設計に関する事項の最先端の知識を伝えている。基本的な事項と同時に、最新の学術論文に掲載された事項を含めるように注意している。実際の設計を中心としたシステムLSI設計との協調で、単なる知識に終わらない技術の伝達を行っている。概要:大学院における学部レベルの基礎科目であるので、参考書を指定すると同時に、パワーポイントを用いた学生訴える力の強い講義を行っている。回に1回の割合で、それまでの単元のまとめとなる問題を配布している。