Japanese)従来、小型かつ高インダクタンス値なオンチップインダクタを実現する技術として、半導体基板に設けられている複数の金属配線層を用いた3次元のソレノイドインダクタ構造が提案されている(例えば、非特許文献1など参照)。図10は、従来のソレノイドインダクタの構成を示す外観図である。このソレノイドインダクタは、複数の配線層上に巻かれたプレーナ型インダクタを直列に接続することで、多巻のインダクタをオンチップに形成し、小型かつ高インダクタンス値を持つインダクタが形成可能となる。複数のインダクタを小型集積する技術として、一方のインダクタの内側に別のインダクタを巻く技術が提案されている(例えば、非特許文献2など参照)。図11は、従来のインダクタの小型集積化技術を示す説明図である。図11(a)の例では、インダクタL2の内側にインダクタL1が形成され、さらにその内側にインダクタL3が形成されている。これにより、これら3つのインダクタL1,L2,L3を同一領域に形成することが可能となる。Japanese)本発明は、シリコンなどの半導体基板上に形成するオンチップインダクタにおいて、複数のインダクタを高密度に集積する、あるいは小型に高インダクタンス値を実現する技術に関する。前記第2のインダクタは、前記第1の方向と直交する第2の方向を巻軸とし、かつ、自己の巻線が前記第1のインダクタの一部巻線の周囲を周回するよう形成されていることを特徴とする直交型ソレノイドインダクタ。前記第2のインダクタは、前記基板平面と平行する方向からなる前記第2の方向を巻軸とすることを特徴とする直交型ソレノイドインダクタ。前記第2のインダクタは、前記基板平面と平行しかつ前記第1の方向と直交する方向からなる前記第2の方向を巻軸とすることを特徴とする直交型ソレノイドインダクタ。前記第2のインダクタは、前記第1のインダクタと電気的に直列接続されていることを特徴とする直交型ソレノイドインダクタ。前記第3のインダクタは、自己の一部または全部が前記第1のインダクタの形成されている領域内に配置されていることを特徴とする直交型ソレノイドインダクタ。前記第3のインダクタは、前記第1および第2のインダクタと電気的に直列接続されていることを特徴とする直交型ソレノイドインダクタ。