正如下面参照图3解释的。”)的这个按列的读出(“读出列”)。.在10ms的一个同步时间段T0<t<T1,对准模式M1被保持,即,三个帧存储器RAM1,RAM2,RAM3保持它们各自的写/读状态WR,WR,RD。/读数据改变,正如此后参照图2-2解释的。图1-1的控制单元CU(或分别为图6的FPGA单元2,3)把各个写/读控制信号R/W1,R/W2,R/W3加到各个帧存储器RAM1,RAM2,RAM3。(在图6上,FPGA3把这些地址加到RAM单元4)。通过图1-1所示的公共连接COM,单元WR-G和RD-G进行通信,以使得在各个RAM中不发生读/写操作的冲突。RAM1...RAM3。/写地址,所以,同步脉冲FSYNC被加到CU,这样,它获知何时切换读/写状态。CU的一部分,或图6上由FPGA2表示。例如结合双端口RAM。T0<t<T1,T1<t<T2和T2<t<T3的信道ch1,ch2,ch3,ch4...ch300的项目。RD,其中当前的状态WR/RD被标记在图2-2a,b,和c上。2-2a,b,和c上。对准模式M1-M3被分别保持。M1,M2,M3之间循环切换。/写状态被控制装置CU切换,如图1-1所示(或分别由图6的FPGA单元3切换)。正如参照图2-1解释的。