SystemVerilogをの紹介をします。2005年にIEEEで採択されており、Verilogの2005言語の拡張言語となります。SystemVerilogは、Verilogよりもモデリングと検証のための抽象度の高いモデルを提供します。現在のハードウェア実装フローに既存のツールで簡単に組み込みながら、SystemVerilogの言語拡張は、より簡潔なハードウェアの記述を提供する事が可能です。機能強化も監視と制約付きランダム・テストベンチ開発のための広範なサポート、カバレッジ・ドリブン検証、アサーションベースの検証を提供しています。types)を使えるようになります。Verilogのプロシジャー・ブロックを使えるようになります。Verilogで拡張されたケース・ステートメントやプロシジャー・ステートメントを使えるようになります。Verilogのステートマシンのコーディングが出来る行えるようになります。Verilogのポート接続を有効に使えるようになります。