小型化のネックとなっているのは、チップの終端部領域の寸法の問題である。パワー半導体では、シリコンチップ内部に高電界部分を有する構造になっているが、図13(平面図(a)、終端部領域の拡大断面図(b)、終端部領域の拡大平面図(c))に示すように、チップ20における回路部21の周辺の端部付近(終端部22)では、高電界をチップ20の表面に逃がすためにガードリング23と呼ばれるリング状のP型層を形成する構造が用いられている(例えば、非特許文献1参照。このガードリング構造は、高電圧を段階的に低くするために複数の同心状のリングを設ける必要があるために、広いスペースがとられ、チップ20の小型化の障壁となっている。このスペースを削減するために、チップ終端部にトレンチを形成する研究が多くなされている(例えば、非特許文献2~4参照。トレンチ終端の構造は、図13(d)に示すように、チップ20における回路部21の終端部に、電圧保持をしている際(電流を流さないオフ状態)に空乏層が広がる高抵抗層の厚さとほぼ同じ深さのトレンチ(溝)24を形成したものである。特許文献1では、パワー半導体の終端部分に、高電圧が掛かる高抵抗層(低濃度層)をほぼ貫通する形でトレンチが形成されている。特許文献2に開示されたパワー半導体では、終端部に形成したトレンチの内部に多結晶シリコン等の導電体を形成した構造となっており、高電圧では十分な耐圧が得られない。