INVENTION【0001】本発明は演算増幅器に関し、特に広入出力レンジを可能とし且つ大きな負荷を駆動する演算増幅器に関する。[0002]【従来の技術】この種の従来の演算増幅器として、例えば特公平4-76246号公報には広い入出力電圧範囲で動作するようにした差動増幅回路が提案されている。proposed.【0003】すなわち、前記特公平4-76246号公報には、逆導電型のトランジスタを用いた第1、第2の差動対を備え、第1の差動対は第1及び第2の電源端子の中間電圧の近傍レベルから第2の電源電圧と等しいレベルまでの入力電圧に対し利得段として動作し、第2の差動対は第1及び第2の電源端子の中間電圧の近傍レベルから第1の電源電圧と等しいレベルまでの入力電圧に対し利得段として動作し、中間近傍レベルの入力電圧に対しては、両利得段の和を差動増幅器の利得とし、その他の電圧範囲に対しては一方の利得段の利得を差動増幅器の利得とし、第1及び第2の電源電圧の範囲にわたって所望の利得を得るようにした差動増幅回路が開示されている。disclosed.【0004】図9に、前記特公平4-76246号公報に開示された差動増幅回路を入力段に用いた演算増幅器の構成を示す。M5、M6の共通接続されたソースと高位側電源端子5との間に接続された第2の定電流源I2と、を備えている。M10と、は第2の電流ミラー回路を構成している。M7、M8からなり能動負荷として機能する電流ミラー回路が接続されている。33と、を備えている。a.【0008】次に、図9に示す従来の演算増幅器の動作を説明する。M9、M10を介して、並列に構成することにより、広入力レンジを可能とする入力段となっている。M13のゲート電圧を変化させ、その変化分に応じて信号出力端子3の電位を速やかに上昇あるいは下降させる。M13を通り低位側電源端子4に流れる電流は非常に小さくなる。M12を通り高位側電源端子5から大きな電流が流れることにより速やかに信号出力端子3の電位を上昇させる。M15のドレイン−ソース間の電圧分が上がった電位(GND+VDS、あるいは−VCC+VDS等)まで出力でき、広出力レンジの出力段が得られる。obtained.【0013】このように、広入力レンジの入力段と、広出力レンジの出力段と、を用いることにより、演算増幅器は広入出力レンジで動作することになる。|)のバラツキにより大きく変化してしまうという問題があった。the.【0015】従って本発明の目的は、上記問題点を解消し、広入出力レンジが可能で、立ち下がり/立ち上がり時間が小さく、且つアイドリング電流がトランジスタのしきい値の絶対値バラツキに対して変化しない演算増幅器を提供することにある。記第2の電源端子に接続されたトランジスタと、前記トランジスタの第2電極を入力端に接続した第3の電流ミラー回路と、前記第3の電流ミラー回路の出力端と前記第2の電源端子との間に接続された第3の定電流源と、を備え、前記第1、第2の電源端子の間にプッシュプル構成に接続された第1、第2の出力トランジスタの制御電極をそれぞれ前記第3の電流ミラー回路の出力端と、前記第2の差動トランジスタ対の出力端と前記第2の電流ミラー回路との接続点と、に接続し、前記第1、第2の出力トランジスタの接続点を出力端子に接続してなる演算増幅器を提供する。first電源端子に接続され、第2電極が前記第5、第8のトランジスタの第3電極に接続され、第3電極が前記出力信号端子に接続された第15のトランジスタと、を備えている。[0018]【作用】本発明によれば、平衡状態時においては、出力段を構成するプッシュプル構成のFETに流れるアイドリング電流は、第3の電流ミラー回路のトランジスタサイズの比と、反転用トランジスタと出力段トランジスタのトランジスタサイズの比、及び第3の定電流源とから決まるため、前記従来例で問題とされたレベルシフト段として用いられるトランジスタのしきい値電圧の変動によるアイドリング電流への影響はない。art.【0019】そして、本発明によれば、差動対を二つ備えたことより、広入力レンジ、広出力レンジが可能とされ、さらに、差動トランジスタ対等にバイポーラ素子を利用した場合、FETを用いた場合よりも一般に利得が大となり高精度な演算増幅器が得られると共に、信号出力端子の電位の上昇、下降を速やかに行い高速応答を実現している。[0020]【実施例】図面を参照して、本発明の実施例を以下に説明する。[0021]【実施例1】図1は本発明の第1の実施例に係る演算増幅器の回路構成を示す図である。M5、M6の共通接続されたソースと高位側電源端子5との間に接続された第2の定電流源I2と、を備えている。M10とは第2の電流ミラー回路を構成している。M6のドレインと低位側電源端子4との間にはNチャネルFETM7、M8からなり能動負荷として機能する電流ミラー回路が接続されている。M12、M13から成る電流ミラー回路の入力端に接続され、電流ミラー回路の出力端と低位側電源端子4との間に第3の定電流源I3を備えている。FETM12のゲートを接続され、ドレインが第3の定電流源I3の一端に接続されている。M15と、から構成される。a.【0026】次に、本実施例の動作について説明する。M5、M6からなる差動トランジスタ対とを並列に構成することにより、広入力レンジの入力段となっている。M15のゲート電圧を可変させる。M14のゲート電圧を可変させる。FETM14のそれぞれの変化分に応じて出力端子3の電位を速やかに上昇あるいは下降させる。M10のドレインとの接続点、即ちNチャネルFETM11、M15のゲート電圧は低くなる。M13のゲート電圧は高くなる。M14のゲート電圧は低くなる。M14から信号出力端子3に大きな電流が流れる。M14を流れる電流は信号出力端子3に流れ、信号出力端子3の電位を速やかに上昇させる。M11、M15のゲート電圧は高くなる。M15を通り信号出力端子3から低位側電源端子4に流れる電流は大きくなる。M13のゲート電圧は低くなる。M14のゲート電圧は高くなる。M14を通り高位側電源端子5から信号出力端子3に流れる電流は遮断される。M15を通り、信号出力端子3から低位側電源端子4に大きな電流が流れることにより、信号出力端子3の電位を速やかに下降させることができる。M15のゲート電圧としては差動トランジスタ対の信号出力が供給される。M15のドレイン−ソース間の電圧分が上がった電位まで出力でき、広出力レンジの出力段が可能となる。M15とのトランジスタサイズの比、及び第3の定電流源I3とから決まるため、しきい値の変動によるアイドリング電流への影響はない。threshold.【0038】上述のように、本実施例では、広入力レンジ、広出力レンジが可能で、信号出力端子3の電位の上昇、下降を速やかに行うことができ、且つアイドリング電流がトランジスタのしきい値電圧の絶対値のバラツキに影響されない演算増幅器が得られる。M15とはゲート電極を共通接続し同一導電型のFETとされており、しきい値電圧のバラツキが相殺される。[0039]【実施例2】図2は、本発明の第2の実施例に係る演算増幅器の構成を示す回路図である。図2において、前記第1の実施例の構成を示す図1の要素と同一又は対応する要素には同一の参照符号が付されている。to第3の定電流源I1、I2、I3を前記第1実施例と逆極性にした点である。polarity.【0041】本実施例に係る演算増幅器の基本的な動作は、回路の極性が逆とされただけであり、実質的に前記第1実施例と同様となる。このため動作の説明は省略する。[0042]【実施例3】図3は、本発明の第3の実施例に係る演算増幅器の構成を示す回路図である。図3において、前記第1の実施例の構成を示す図1の要素と同一又は対応する要素には同一の参照符号が付されている。pairPバイポーラトランジスタQ5、Q6を用いた構成にした点である。Q6.【0044】この構成で、演算増幅器としての機能としては、FETの場合もバイポーラトランジスタの場合も差がないため、演算増幅器としての基本的な動作は前記第1実施例と同様となり、その説明は省略する。omitted.【0045】ところで、一般的にバイポーラトランジスタの方がFETに比べ相互コンダクタンスが大きいため、本実施例においては、前記第1の実施例よりも利得を大きくすることができる。このため、高精度な演算増幅器が得られる。[0046]【実施例4】図4は、本発明の第4の実施例に係わる演算増幅器の構成を示す回路図である。図4において、前記第3の実施例の構成を示す図3の要素と同一又は対応する要素には同一の参照符号が付されている。numerals.【0047】図4を参照して、本実施例が前記第3の実施例と相違する点は、各素子を逆極性にした点である。FET,これに伴い第1〜第3の定電流源I1、I2、I3を前記第3実施例と逆極性にしている。polarity.【0048】演算増幅器としての基本的な動作は、回路の極性が逆とされただけであるため実質的に前記第3の実施例と同様となり、説明は省略する。[0049]【実施例5】図5は、本発明の第5の実施例に係る演算増幅器の構成を示す回路図である。図5において、前記第1の実施例の構成を示す図1と同一又は等価な要素には同一の参照符号が付されている。M15NバイポーラトランジスタQ11、Q15を用いた構成にした点である。Q15.【0051】演算増幅器としての機能としてはFETの場合もバイポーラトランジスタの場合も差がなく、演算増幅器としての基本的な動作は、前記第1実施例と実質的に同様となるため、説明は省略する。FETに比べ相互コンダクタンスが大きいため、本実施例においては、立ち下がり時間を前記第1の実施例の場合に比べ短縮することができる。[0053]【実施例6】図6は、本発明の第6の実施例に係る演算増幅器の構成を示す回路図である。図5において、前記第2の実施例の構成を示す図2と同一又は等価な要素には同一の参照符号が付されている。M15NバイポーラトランジスタQ11、Q15を用いた構成にした点である。Q15.【0055】この構成で、演算増幅器としての機能としてはFETの場合もバイポーラトランジスタの場合も差がないため、演算増幅器としての基本的な動作は前記第2実施例と同様となり、説明は省略する。FETに比べ相互コンダクタンスが大きいため、本実施例は、立ち上がり時間をFETの場合(前記第2の実施例)に比べ短縮することができる。[0057]【実施例7】図7は、本発明の第7の実施例に係る演算増幅器の構成を示す回路図である。図7において、前記第3の実施例の構成を示す図3の要素と同一又は対応する要素には同一の参照符号が付されている。Q15を用いた構成にした点である。15.【0059】この構成で、演算増幅器としての機能としてはFETの場合もバイポーラトランジスタの場合も差がないため、演算増幅器としての基本的な動作は実質的に前記第3実施例と同様となり、詳細な説明は省略する。embodiment)に比べ短縮することができる。[0061]【実施例8】図8は、本発明の第8の実施例に係る演算増幅器の構成を示す回路図である。図8において、前記第4の実施例の構成を示す図4の要素と同一又は対応する要素には同一の参照符号が付されている。M11、M15の代わりにNPNバイポーラトランジスタQ11、Q15を用いた構成にした点である。were.【0063】この構成で、演算増幅器としての機能としてはFETの場合もバイポーラトランジスタの場合も差がないため、演算増幅器としての基本的な動作は前記第4実施例と実質的に同様となり、説明は省略する。embodiment)に比べ小短縮することができる。to.【0065】以上本発明を上記各実施例に即して説明したが、本発明は、上記態様にのみ限定されるものでなく、本発明の原理に準ずる各種態様を含む事は勿論である。[0066]【発明の効果】以上説明したように本発明によれば、広入力レンジ、広出力レンジが実現でき、ると共に、アイドリング電流がトランジスタのしきい値の絶対値ばらつきにより大きく変化してしまうという従来の問題を解決することができる。problems.【0067】また、本発明によれば、信号出力端子の立ち上がり時間及び立ち下がり時間を小さくすることが可能とされ、演算増幅器の応答特性を向上することができる。本発明において、差動トランジスタ対等にバイポーラ素子を利用した場合、FETを用いた場合よりも一般に利得が大となり高精度な演算増幅器が得られると共に高速応答を実現している。DRAWINGS【図1】本発明の第1実施例に係る演算増幅器の回路構成を示す図である。invention.【図2】本発明の第2実施例に係る演算増幅器の構成を示す図である。invention.【図3】本発明の第3実施例に係る演算増幅器の回路構成を示す図である。invention.【図4】本発明の第4実施例に係る演算増幅器の回路構成を示す図である。FIG.【図5】本発明の第5実施例に係る演算増幅器の回路構成を示す図である。invention.【図6】本発明の第6実施例に係る演算増幅器の回路構成を示す図である。invention.【図7】本発明の第7実施例に係る演算増幅器の回路構成を示す図である。invention.【図8】本発明の第8実施例に係る演算増幅器の回路構成を示す図である。invention.【図9】従来の演算増幅器の回路構成を示す図である。前記第1、第2の出力トランジスタの接続点を出力端子に接続してなる演算増幅器。備えていることを特徴とする演算増幅器。terminal.【請求項3】前記第1〜第15のトランジスタが、それぞれ、第1電極としてソース電極、第2電極としてゲート電極、第3電極としてドレイン電極を備えたFETであることを特徴とする請求項2記載の演算増幅器。electrode,第2電極としてベース電極、第3電極としてコレクタ電極を備えたバイポーラトランジスタであることを特徴とする請求項2記載の演算増幅器。electrode,第3電極としてコレクタ電極を備えたバイポーラトランジスタであることを特徴とする請求項2記載の演算増幅器。