Japanese)本発明の一観点に係る半導体集積回路は、接続された複数のフリップフロップ回路を有する被測定回路部と、クロック生成回路部と、NAND回路と、NAND回路に直列に接続される複数のNOT回路と、複数のNOT回路の末端に接続されるカウンタ回路と、複数のセレクタ回路及び複数のフリップフロップ回路が接続されるスキャンチェーン回路と、を備えた遅延測定回路部と、を備えた半導体集積回路であって、NAND回路は、少なくとも二つのバイアス電圧入力ゲートを備えている。おける微細化技術の進歩によりめざましく高速化が図られている。半導体集積回路の高速化は、トランジスタと配線の加工のばらつきや配線間の容量結合等の増加等に起因する回路における信号の伝播時間のばらつきをもたらし、このばらつきを如何に抑えるかが重要な課題となっている。高速動作が可能な半導体集積回路を歩留まりよく作製するためには回路における伝播時間及びその統計的なばらつきを把握し、改善していくことが必要である。この伝播時間が必要以上に長くなっていないかを確認する方法として遅延測定がある。遅延測定とは、テスト信号を入力して応答信号を得るまでの時間を計測することをいい、この結果、計測した時間が所定の期間内に納まっているか否かを判定し、不良品であるか否かを判断することができる。ところが、半導体集積回路に搭載される遅延測定を行う回路自体も製造バラつきの影響を受け、その測定自体に誤差が生じることとなる。その場合、正確な遅延測定を行うことは困難となってしまう。そこで、公知の技術として、例えば下記特許文献1及び2に、遅延測定回路におけるバラつきによる測定誤差を軽減する技術が開示されている。複数のセレクタ回路及び複数のフリップ回路が接続されたスキャンチェーン回路を備える請求項5記載の半導体集積回路。Japanese)上記の特許・技術に関心のある方は、下記問い合わせ先にご相談下さい。