標準化されている米国の標準暗号である。64bitの共通鍵を用いて、64bitの情報を暗号化する。現在、DESは3−DESに拡張されている。3−DESでは、最大168bitの鍵を用いて64bitの情報を暗号化する。81にて標準化されている4つのモード、ECB・CBC・CFB・OFBをサポートし、暗号化・復号化を行う事が出来る。CRCは冗長bitを情報bitに付加する事によって、伝送路における誤りを検出する事が出来る誤り検出符号である。V.42にて定義されている。作成した回路は、この標準仕様に基づき、CRC符号を生成する。回路構成としては、シリアル方式・パラレル方式がある。シリアル方式は回路規模が小さいのが特徴だが、符号生成までに時間がかかってしまう。パラレル方式は回路規模は大きいが符号生成が極めて早いのが特徴である。AESはDESに代わる米国次期暗号標準である。197にてその仕様が公開されている。AESは128bitの情報を128、192、256bitのいずれかの鍵を使用して128bitの暗号を生成する。既知の攻撃についても考慮されており、DESよりも、遥かに安全な暗号である。800-38Aに記載されているECB・CBC・CFB・OFBの4つのモードをサポートしており、用途に応じて暗号化・復号化を行う事が出来る。(NIST)によって選定された、米国政府標準のメッセージ要約関数の事である。伝送情報が伝送線路で改竄・改変されていないかを検出したり、認証技術の1つとして用いられている。SHA-1はそれらを十分満たしている。SHA-1は2の64乗bit長未満のデータから160bitのメッセージ要約値を生成する。作成した回路は、任意の入力データ幅を設定でき(最大496bit、入力データ幅は8の倍数である事)、160bitのメッセージ要約値を出力する。暗号/復号エンジンです。)を搭載しております。つのパッケージで実現しています。毎に処理することでコンポーネントを小型化し、さらに暗号化/復号化/鍵拡張においても、各種コンポーネントを共用することに成功しております。実現することで、ネットワークセキュリティ機器への応用が可能となっております。開発など、各種カスタマイズのご要求にも対応可能です。暗号/復号エンジンです。つのパッケージで実現しています。開発など、各種カスタマイズのご要求にも対応可能です。符号)方式の誤り訂正符号エンコーダ/デコーダコアです。エラーを検出し訂正することが可能になります。これにより使用されるシステムに柔軟に対応できます。ついてもご要望に応じます。実際に使用されるシステムにおいて正常に動作するかを検証(シミュレーション)した上で提供するため、品質向上に貢献します。デバイスへ対応可能です。ハードウェアで構成した簡易Webサーバー。ソフトウエア開発なしでWebブラウザから制御可能なハードウエアを実現可能します。対応プロトコルはARP,ICMP,IP,TCP,HTTP。enthnetフレームの処理は市販ネットワークチップを使用する。IP内の構成は、バスコントローラ、DMA制御、IP処理、TCP処理、HTTP処理となっている。ネットワーク層別に独立した回路構成のため、UDPなど他のプロトコルへの対応も容易である。ハードウエア制御は、HTTP処理回路から行う。IPと市販ネットワークチップ間のインターフェースはISAバスになっている。IP内でバスコントローラを独立させてあるので、バスコントローラの変更により他のバスへ対応可能である。CDMA方式を採用し、現在NTTDoCoMo社のFORMA等で運用実績をあげています。この方式の特徴の一つに“統計多重効果”があげられます。“統計多重効果”は、複数の論理的な通信チャネルが運ぶ情報(トラフィック)が時間と共に変動し、その情報量の山と谷が異なり情報量の平滑化により、帯域容量を有効に利用することであります。音声信号を符号化するコーデックには、有音/無音の判定回路が入っています。これにより無音時のデータ数を低減させる機能があります。複数の音声チャネルが存在する場合には、時分割多重のように最大通信速度で多重する場合と比較して、統計多重を行なった場合は物理回線の帯域容量が少なくてすみます。(見かけ上、物理回線以上の容量確保が出来ます。通信に大きく寄与することを目的に開発しました。ロボットでは、カメラモジュールではデータ容量が大きく、制御アームでは、データ容量が小さい等、モジュール間の転送レートが異なります。本IPでは、これら異なる転送レートも収容することが可能であります。32ビットRISCマイクロプロセッサM32Rソフトマクロを開発した。すべてVerilog-HDLで記述した論理合成可能なモデルである。高性能ながら非常にコンパクトで、システムLSIへの搭載やFPGAへのマッピングも、CADツールによって容易に実現することができる。CPUコアはDSP機能を搭載しており、高速なデータ処理能力を発揮できる。オン・チップ・デバッグ機能によって、JTAGインターフェースを用いたデバッグも可能である。CPUコアの他に、命令キャッシュ、内蔵SRAM、ブロックセレクトコントローラ、SDRAMコントローラ、DMAC、割り込みコントローラ、タイマー、シリアルIOなど、1チップマイクロコントローラの標準的なIOモジュールを内蔵している。1個にすべてマッピングができた。評価ボード上で動作周波数25MHzでの動作を確認している。Center)より、無償で提供している。X軸・Y軸射影、濃度ヒストグラムは度数分布を求めるIPである。カウントした画素数をFPGAの内部メモリに格納する。フィレ径、慣性等価楕円の傾き角は特徴量を求めるIPである。傾き角については積算値のみを求め、積算値から特徴量を算出する演算はCPUで行う仕様としている。膨張・収縮、ラベリング、階調変換、3x3空間フィルタ、3x3差分型エッジ検出フィルタ、画像間演算、アフィン変換、抵抗ヒューズネットワークは画像を変換するIPである。抵抗ヒューズネットワークは、エッジ情報を保存しながらノイズを除去し、これを応用すると大まかな領域抽出を行うことができる。ラベリング、抵抗ヒューズネットワーク以外のIPは、画像を1度ラスタ走査した時点で処理結果が得られる。ラベリングは2度ラスタ走査する必要がある。抵抗ヒューズネットワークは設定値にもよるが、60回程度ラスタ走査を行う。各IPとも画像サイズ640×480、濃度値256を想定しているが、内部パラメータを変更することで様々な仕様に対応可能である。それぞれの処理に必要なメモリ領域は画像メモリを除いて全てFPGAの内部メモリを使用しているため、部品点数の削減および高速動作を実現している。インターフェース持つデバイスを接続するためのコントローラです。バスに対応したシステムを構成できます。お客様のご要望をお聞きした上でカスタマイズを行いますので使用されるシステムに応じて柔軟に対応します。これにより回路規模を最小に抑えることが可能です。実際に使用されるシステムにおいて正常に動作するかを検証(シミュレーション)した上で提供するため、品質向上に貢献します。デバイスへ対応可能です。FIRフィルタの自動設計ツールです。上記のアドレスにあるJavaアプレットにパラメータ(サンプリング周波数、カットオフ周波数、タップ数など)を入力し、ボタンをクリックすると、係数が生成され、さらにそれらの量子化、VHDLソースコードの生成が自動的に行われます。応用は、ビデオ信号などの動画、画像データの暗号化、高速無線LANの暗号化、衛星通信の暗号化、テレビ会議システムの暗号化、ハードディスクの暗号化等多岐に渡る。32bit形式と倍精度64bit形式のIEEE754規格の値と演算をサポート。・正負の大きさを持つ値だけでなく、正負のゼロ、正負の無限大、及び特別な非数NaN値(Not-a-Number)を含む演算可能。状態(非数、オーバーフロー)をデータ信号とは別に通知。プログラムをテスト検証するライブラリです。その適用対象は、数値計算のようなコンピュータ内で閉じたプログラムに限りません。メカや回路などの時間発展しながら外部要素と相互に依存しあう組込みプログラムも含みます。上で動作するタスク・プログラムも対象とします。は時間進行を管理できるので、組込みプログラムのテストやシミュレーション・デバッグを可能にします。プログラムで記述できます。記述した回路のテスト・ベンチを、簡単に記述できます。上のタスクの混在したプログラムをシミュレーション実行とテスト検証も可能にします。NN4.7以上で動作確認を行っております。