EME」の検索結果は以下のとおりです。1KW(目標)のSSPAの製作です。EME用ですので、リニア動作に重点は置かず飽和特性をメインに設計しています。一応動作クラスはABですのでバックオフして使えばリニアアンプにはなると思いますが、その場合の出力などは追って記事の中に書きます。現段階ではまだ回路シュミレーションでの設計なので、実回路でどの程度シュミレーション結果に近い値にできるかが楽しみです。目標として年内中に形に出来るように頑張っていますが、なかなか思うようには進みませんね。EME少し時間がたってしまいましたが、PA部分のシュミレーション結果をアップしておきます。使用デバイスは手持ちの在庫の関係で下記の物です。電源電圧は出力的になるべく高い方がベターなので50Vとしています。現在はこの周波数帯(500MHzあたり)までは1KW以上の高出力のデバイスも出回ってきていますが、安定動作のための放熱設計の観点からは非常にハードルが高くなると思います。今回はPAの冷却に水冷方式を考えていますので同一サイズの空冷式よりは冷却能力はあると思いますが、ラジエータやポンプの容量なども含めて検討項目は多いので無理せずに行こうと考えています。本来は470MHz~860MHzのDTV用のLDMOSですが、432MHzでも当然動作は可能です。デバイスの設計自体がCWでの動作ではなくPARが10dB程度のDTV信号を想定していますので飽和動作時の特性は要確認です。上記のデータシートでのIRLの標準値が非常に悪い値なので実機ではどうなるかが気になる所ですが、上記データは広帯域整合時の物なので狭帯域ではもう少し良くなる事を期待しましょう。シュミレーション回路です。使用PCBは安価なFR-4を使用しています。周波数が高くなると誘電率=3.5位の基板材質がメジャーになりますが、432MHzですのでコスト重視です。回路シュミレーションですので『素晴らしい』特性になっていますが、使用部品の定数の誤差や回路の損失などが加味されていないので、実機ではこの通りの特性にはなりません。近い実機特性にできるかが腕の見せ所と言えばその通りなのですが、なかなかこの辺にはノウハウがいる部分でもあります。今回はこのPAを2合成して1KWを目指しますので単体PAの特性バラツキなどはそのまま出力合成器の合成損として出てきてしまいます。したがって、上記回路ではなるべく集中定数部品は使わないで設計しています。EMEさて今回からは少し実機の進捗具合を。回路シュミレーション結果から起こしたPCBのパターン図です。面倒なので一気に入力側分配器と出力のブランチラインカプラ(90°合成器)用のパターンも1枚のPCB上に配置してしまっています。入力側分配器は90°のチップカプラを使う予定です。試作基板ですのでレジスト類は塗布していませんが、最終版ではレジスト、シルクは入れる予定です。PA部分の整合回路のグランドパターンが上下のデバイスで違うのは、グランドパターンとマイクロストリップラインとの間隔がRF特性に与える影響を確認するためで、あえて2種類のパターンを作成して比較実験をする予定でいます。試作PCBの実験の模様です。入出力のRFラインと電源しか配線していませんが、PCB上にはドレイン電圧のオン/オフ用のFETスイッチや電流検出用抵抗のパターンなどもレイアウトはしています。ゲートバイアスの温度補償回路は乗せていませんので、今後追加する予定です。試験自体は増幅部のみで分配/合成器は動作させていません。出力側のピックアップケーブルのロスは結構あるかもしれません。出力合成器部分のアップと実測データです。入出力ポートの引き出しケーブルのロス込みで0.4dB程度の挿入損失ですので、カプラ自体での挿入損失は0.2dB程度ではないかと思われます。0.2dBでも約5%のロスになりますので、仮に片側のPAが500W出力とすると25Wがパターン上で消費されますので、この部分は放熱器に密着させる事が必要です。各入力ポートのIRLは20dB以上は確保できていますので、PAの負荷としては上出来ではないでしょうか。このスタブによってS21とS31を合わせこんでいますが挿入損失の低減よりも各入力ポートからのバランスを重視しています。パターン的にはチップコンデンサを乗せる事も可能にしてありますが、試作基板で再現性を確認して最終バージョンではパターン化したいと思います。EMEさて現時点での単体PAのRF特性です。データシートでは一応450Wのデバイスですので、P1dBで判断すればほぼ特性は満足している事になります。今回は前記したようにリニアアンプとしての使用を目的としていないのと、2合成出力(出力LPFの挿入損失込み)で1KWを目標にしていますので、よりコンプレッションのかかった所で動作させる事を想定しています。実際問題として出力ラインのロス(合成器、LPF、同軸リレー、配線ケーブル)などを総合すると1KW出力はハードルが高いと思われます。1KW出すためには600Wのデバイスを使用する必要がありそうです。安全圏として出力を550W程度に設定した場合、出力合成器のロスが0.2dB、LPFの挿入損失が0.2dBとして、この部分だけで約10%の電力が損失してしまいます。実際には上記したように他にもロスファクタがありますので、デバイス的には600W以上で安定的に連続動作ができないといけないという事になります。今回は冷却には余裕がある筈ですので、P2dB~P3dB程度で実験を実施します。出力約600W時の物です。2次高調波が約-35dBc程度ですので計算上では少し余裕を持てば7次のLPFで良い事になります。本来であればプッシュプル構成ですので偶数次高調波のレベルが奇数次高調波より低くなる筈ですが、2次高調波に関しては何故か高いレベルとなっています。(4次、5次の関係を見ればちゃんと偶数次の方が低いです)上記の理由として、今回の測定では使用しているドライバーアンプの高調波特性があまり良くなく、下記のような特性ですのでそれがPAの2次高調波レベルに影響を与えている可能性もありますのでPA単体の高調波特性はもう少し良いかもしれません。この点は追ってドライバー段の出力にLPfを挿入して実験してみます。(まだLPFには手が回っていないので。)さて現在は最初に書いたようにPCBパターンにグランドパターンがあった方が良いのか、無くても特性には関係無いのかのデータ取得をしています。バランの長さも当然ですが特性に差がでますが、これまた計算結果通りの結果にはならないようです。バランの外側導体はPCBのグランドに影響されますし、またコイル状にすると巻き線間での寄生容量の影響も受けます。現在の実機ではシュミレーション結果でのバラン長よりも長くした方が良い結果になっていますので、この辺も追加で実験してレポートします。EMEプッシュプル増幅器には必須のバラン(180°位相変換器)とPAのIRLがRF特性(主に飽和特性)に与える影響について少し実験してみました。180°位相シフトさせるためには色々な手法があります。180°位相が遅れる位相ラインをプッシュプルペアの片側のラインに追加する等です。この方法は高周波数で使用しないとマイクロストリップラインの物理長(25Ω→50Ωへのインピーダンス変換のためのアディショナルな1/4λ線路が必要になるため)が長くなってしまうため実装面積が大きくなってしまいます。他には一般的に『バラン』と呼ばれるトランス方式の物です。本来はバランを作成するためには3本の線路が必要です。テキスト通りPAにも2本の同軸ケーブルを向かい合わせに接続して製作している物も多々あります。今回は簡易的に1本の同軸ケーブルで入出力バランを構成しています。通常バランを作成する場合には線路長は1/4λとします。今回はセミフレキシブルケーブルを使用していますので、ケーブル内の絶縁体はPTFEで誘電率ε=2.1となり、波長短縮率は約69%となります。432MHzで計算すると約120mmの長さという事になります。実際にはバランの外側導体はPCBのグランドパターンの影響を受けると思いますし、バランをPCB上のパターンにハンダ付けする場合にハンダ付け部分の長さはどう考えるのか等、色々と悩む部分でもあります。このバランの長さがどの程度PAの特性に影響を与えるか検証した結果です。140mmまで20mmステップで変えてみました。60mmとしたのは、以前実験した時に1/8λ程度でもアンプ自体は動作するのですが、理想値からどの程度特性劣化があるのかの確認です。今回のPAはUHF帯用でバラン長もさほど長くないので特に問題でありませんが、VHF帯用(50MHz/144MHz)などではバランの物理的な処理に困りますのでついでの確認です。50MHz以下はフェライトコアを使った広帯域トランスですので、また違う世界ですね。このデータではバラン長の最適値(計算値)=120mmで出力500W(大体P1dB+α近辺です)で比較した場合、バラン長=60mm(1/8λ)では約50W程度の出力低下が見られます。ゲインも全体的にそれなりに低いようです。最適値の120mmに対して線路長はクリチカルか?と言われれは、そうでもないようで、±20mm程度の差であれば特性的には誤差範囲ではないかと思われます。バランの実装上40mmの長さはレイアウトを考えると結構効いてきますで、±20mm(40mm長)の長さの範囲で最適なレイアウトを選択しても良いと思われます。同様に出力側のバラン長を最適値(120mm)に固定して入力側バランの長さを変えてみました。入力側に関しては出力側と違って長さの影響はほとんど確認できませんでした。今回使用したデバイスがデータシートスペックでもIRLが非常に悪いため、その影響かもしれません。実際、IRLの数値データも取得しているのですが、出力の増加(入力が増える)にしたがってIRLが悪くなっていく状態です。調整時にネットワークアナライザで小信号でのIRLを調整をしているための問題と思われます。最終的には小信号時ではなく大信号でIRLが最良となるようにしなければならないのですが、まだそこまで手が回っていません。IRLの目標は一般的には-10dB以下(できれば-17dB程度)が良いのですが。LDMOSの場合にはそこまでシビアに考える必要は無いと思っています。今回のPAの場合には実際には入力には2分配器は入りますので、ドライブ用の無線機の負荷には入力分配器のIRLが見えます。実際には入力リレーや必要に応じて追加する入力アッテネータを含んでのIRLがPA自体のIRLとなります。ここまで書いたのですがIRLの差による特性の差異が気になったので、簡単に入力側に調整用に追加(回路シュミレーションでは入っていない)した20pFの有無、および位置をずらした場合のデータを取ってみました。『オリジナル』というのは上の方でデータ取得している状態です。調整用の20pFの位置などを動かすと、PAのIRLが変化するため被測定PAとSG間に入っているドライバー用アンプ(自作のアンプですが広帯域設計のためアイソレータが入っていません)の負荷インピーダンスが変化するためSGからの出力は同じでもドライバーアンプの出力が変わってしまっているのはご愛敬です。IRLの変化としてまとめたグラフです。IRL特性的にはさんざんな状態ですが、下記の事が再認識できます。黄色線の特性が顕著2.入力(出力)に対してのIRL特性が飽和特性に影響を与える→ピンク色線ですが、IRLの絶対値は悪いですが出力に応じでIRLが悪化してこない。結果、飽和特性はソフトサチュレーション特性である3.青色線(オリジナル)はIRL特性のように小信号域ではGainも高いが、IRLが悪化してくる領域ではGainも低下してくる。この状態が1番ドライバーアンプの出力が大きくなる(決して50Ωに整合されているという意味ではありません。