decreased,ソース・ドレイン部をポリシリコンチャネル層が覆う形であるため、ポリシリコンチャネル層がソース・ドレイン部の段差を越えなければならない。そのため、ポリシリコン層を余り薄くするとポリシリコンチャネル層がソース・ドレイン部の段差を越えることができなくなるため、ポリシリコン層をある程度以上薄くすることができず、結果的にオンオフ比を向上させることができないという問題点があった。art,その目的とするところは、オンオフ比を向上させることができ、しかもゲート逆バイアス時のリーク電流を減少させることが可能な薄膜トランジスタを提供することにある。substrate,このソース・ドレイン電極上に積層されたソース・ドレイン領域と、このソース・ドレイン領域上に積層されるポリシリコンからなる活性層と、この活性層上に絶縁膜を介して形成されるゲート電極とを具備する薄膜トランジスタにおいて、上記ソース・ドレイン領域間に絶縁層を介在させてソース・ドレイン領域間を平坦に形成するとともに、この平坦化されたソース・ドレイン領域間の領域上に活性層を形成し、かつ上記ソース・ドレイン領域の上部に低濃度の不純物拡散領域を形成するように構成されている。[0013]【作用】この発明においては、ソース・ドレイン領域間に絶縁層を介在させてソース・ドレイン領域間を平坦に形成するとともに、この平坦化されたソース・ドレイン領域間の領域上に活性層を薄層に形成するように構成されているので、上記活性層を平坦かつ超薄膜に形成することが可能となり、トランジスタ特性におけるオンオフ比を向上させることができるとともに、上記ソース・ドレイン領域の上部に低濃度の不純物拡散領域を形成するように構成されているので、疑似的なLDD構造を形成することができ、ゲート逆バイアス時のリーク電流を減少させることが可能となる。[0014]【実施例】以下にこの発明を図示の実施例に基づいて説明する。drawings.【0015】図1はこの発明に係る薄膜トランジスタの一実施例を示すものである。絶縁膜4上に積層されたゲート絶縁膜7と、このゲート絶縁膜7上に多結晶シリコン層6よりもわずか幅が広く積層され、両端部がわずか低濃度ソースドレイン領域5、5上に位置するように積層されたゲート電極8と、このゲート電極8を覆う保護膜9とから構成されている。8.【0017】また、上記薄膜トランジスタは、次のようにして製造される。(WSix)等の電極形成材料を750Åの厚さに一様に成膜した後、ソース・ドレイン電極2、2及びこれに接続される下部配線(図示せず)としてパターニングを行なう。shown).このソース・ドレイン電極2、2及びこれに接続される下部配線のパターニングは、既知のように、絶縁性基板1上に一様に成膜された電極形成材料の薄膜上に感光性樹脂を塗布した後、ソース・ドレイン電極2、2等の形状に対応した所定の開口部を有するマスクを介して露光し、被露光部以外の感光性樹脂を除去してこれに対応した領域の電極形成材料の薄膜をエッチングにより除去することによって行われる。2(b)に示すように、ソース・ドレイン領域3、3を形成する。2及びソース・ドレイン領域3、3が形成された絶縁性基板1上に、図2(c)に示すように、LPCVD法もしくはPE(プラズマ励起)CVD法により、下地絶縁層4を構成するSiOxを1μmの厚さに成膜した後、図2(d)に示すように、レジスト10をスピン塗布法で1.7μmの厚さに塗布して平坦化を行なう。2(e)に示すように、ソース・ドレイン電極2、2及びソース・ドレイン領域3、3を下地絶縁層4を構成するSiOxに平坦に埋め込む。11を各薄膜トランジスタ素子に対応した領域に分離して島状にパターニングを行なう。これらの各アモルファスシリコン層11は、図2(f)に示すように、2つのソース・ドレイン領域3、3に渡ってこれらのソース・ドレイン領域3、3よりもやや幅が広く形成されている。phosphorus)が拡散し、(n−)のポリシリコン層である低濃度ソース・ドレイン領域5、5となる。shown)iを8000Åの厚さに形成する。8000Å.【0025】そして、最後に、上記ゲート電極8及び上部配線(図示せず)を保護膜9によって覆うことにより、薄膜トランジスタを製造する。6を平坦かつ超薄膜(500Å以下)に形成することが可能となり、トランジスタ特性におけるオンオフ比を向上させることができるとともに、上記ソース・ドレイン領域3、3の上部に低濃度の不純物拡散領域4、4を形成するように構成されているので、疑似的なLDD構造を形成することができ、ゲート逆バイアス時のリーク電流を減少させることが可能となる。2雰囲気中で48時間アニールすることにより、アモルファスシリコン層11を結晶化する場合について説明したが、これに代わって、エキシマーレーザーを用いてアニールすることにより、ポリシリコン層6と(n−)のポリシリコン層である低濃度ソース・ドレイン領域5、5とを得ることも可能である。2とその配線及びその上のソース・ドレイン領域3、3とを連続膜で積層形成し、一度に両方の層をエッチングすることも可能である。[0029]【発明の効果】この発明は、以上の構成及び作用よりなるもので、オンオフ比を向上させるとともに、ゲート逆バイアス時のリーク電流を減少させることが可能な薄膜トランジスタを提供することができる。図1はこの発明に係る薄膜トランジスタの一実施例を示す断面構成図である。図2(a)〜(h)は薄膜トランジスタの製造工程を示す説明図である。図3は従来の薄膜トランジスタを示す断面図である。図4は従来の他の薄膜トランジスタを示す断面図である。図5は従来の薄膜トランジスタの特性を示すグラフである。図5に示す順スタガー型と呼ばれるものなどがある。101、ソース・ドレイン層102、102及びガラス基板100上を覆うゲート絶縁膜103と、このゲート絶縁膜103上にチャネル層101に対応した位置に設けられるゲート電極104と、このゲート電極104を覆う層間絶縁膜105と、この層間絶縁膜105の表面からソース・ドレイン層102、102に通電するための電極配線106、106とから構成されている。112,112を覆うようにガラス基板110上に積層され活性層を構成するポリシリコン層113と、このポリシリコン層113上に一様に積層されるゲート絶縁膜114と、このゲート絶縁膜114上に2つのソース・ドレイン領域112、112間に対応した位置に積層されるゲート電極115と、このゲート電極115の表面を覆う保護膜116とで構成されている。[0006]【発明が解決しようとする課題】しかし、上記従来技術の場合には、次のような問題点を有している。102、102も同様に薄くなり、Al等からなる電極配線106、106形成時のAlとSiの相互拡散のためにコンタクト抵抗が増大してしまうという問題点があった。decreased,ソース・ドレイン部をポリシリコンチャネル層が覆う形であるため、ポリシリコンチャネル層がソース・ドレイン部の段差を越えなければならない。そのため、ポリシリコン層を余り薄くするとポリシリコンチャネル層がソース・ドレイン部の段差を越えることができなくなるため、ポリシリコン層をある程度以上薄くすることができず、結果的にオンオフ比を向上させることができないという問題点があった。11を各薄膜トランジスタ素子に対応した領域に分離して島状にパターニングを行なう。(f)に示すように、2つのソース・ドレイン領域3、3に渡ってこれらのソース・ドレイン領域3、3よりもやや幅が広く形成されている。phosphorus)が拡散し、(n−)のポリシリコン層である低濃度ソース・ドレイン領域5、5となる。shown)iを8000Åの厚さに形成する。2雰囲気中で48時間アニールすることにより、アモルファスシリコン層11を結晶化する場合について説明したが、これに代わって、エキシマーレーザーを用いてアニールすることにより、ポリシリコン層6と(n−)のポリシリコン層である低濃度ソース・ドレイン領域5、5とを得ることも可能である。図1はこの発明に係る薄膜トランジスタの一実施例を示す断面構成図である。(e)は薄膜トランジスタの製造工程をそれぞれ示す説明図である。transistor造工程をそれぞれ示す説明図である。transistorである。sectional面図である。transistorグラフである。regionsドレイン領域間を平坦に形成するとともに、この平坦化されたソース・ドレイン領域間の領域上に活性層を形成し、かつ上記ソース・ドレイン領域の上部に低濃度の不純物拡散領域を形成したことを特徴とする薄膜トランジスタ。