[0001]【産業上の利用分野】本発明は半導体装置及びその製造方法に関するものである。詳細には、本発明の1実施形態においては、単一の基板上にバイポーラと相補的金属−酸化物−半導体(CMOS)装置の両方を有する半導体装置及びその製造方法を提供するものである。[0002]【従来の技術】バイポーラ及びCMOS装置及びそれらの製造方法は従来公知である。最近、これら二つのタイプの装置を単一の基板上に設けてこれら二つのタイプの装置の利点を同一基板上の回路内に設けることが行なわれている。バイポーラ装置とCMOS装置の両方を組込んだ回路は「BiCMOS」として知られている。BiCMOS装置は、CMOS装置の高い集積度及び低い電力消費の利点とバイポーラ装置の高速動作の利点とを与えている。一つのBiCMOS装置及びその製造方法は、米国特許第4,764,480号(Vora)に記載されている。BiCMOS技術は、いまだに幾つかの制限を有している。tap)は、しばしば、装置のかなりの表面積を占有する。この様なウエルタップによって占有される空間量のために、基板上に設けることが可能な装置及び回路の数は所望のものよりも少なくなる。[0004]【発明が解決しようとする課題】上述したことから明らかな如く、性能が改善され且つ寸法が減少された装置を提供するだけでなく、デバイス(装置)及び回路を配置させるために増加した面積を有する構成を提供することが可能な改良されたBiCMOS構成体及びその製造方法が所望されている。[0005]【課題を解決するための手段】本発明によれば、改良されたBiCMOS装置及びその製造方法が提供される。provided.本発明は、性能が改善されており、寸法が減少されており、及び/又はより簡単に且つ経済的に製造することが可能な装置を提供している。tap)は、ソース及びドレイン領域から横方向に離隔したウエルタップ領域に対する必要性を除去している。従来の横方向に離隔して分離されたウエルタップは、例えば、約高々3.2ミクロンの余分の幅を占有しており、従って、本発明は装置の集積密度においてウエルタップ当り3.2ミクロンの節約を与えている。14GHzOSプロセスに関連して使用する場合に例えば0.8ミクロンのゲート長のCMOS装置を与えることが可能である。本発明装置は、例えば、高性能エミッタ結合論理(ECL)スタンダードセル構成、メモリセル、内蔵型メモリを有するゲートアレイ構成などと共に使用することが可能である。growth,酸化分離、及びポリシリコン付着を行なう。contact,その後に、耐火性金属のコーティングを全ての構成物の上部及び側壁上に付着形成させる。該金属を、その下側に存在するポリシリコン及びエピタキシャルシリコンと反応させて、分離フィールド酸化膜及びスペーサ上を除いて、全ての箇所において低抵抗シリサイド層を形成する。従って、このシリサイド層は、バイポーラベース及びCMOSソース−ドレインポリシリコンコンタクトをエピタキシャルシリコンと電気的に接続させる。ゲート及びエミッタポリシリコンをエピタキシャルシリコンへショートさせることは該スペーサ酸化物によって防止されている。ポリシリコンのソース−ドレインコンタクトは該シリサイドによってエピタキシャルソース−ドレイン領域へ接続されているので、ポリシリコンコンタクト及びソース−ドレイン領域が同一のドーピングを有することは必要ではない。エピタキシャルソース−ドレイン領域と反対側のポリシリコンコンタクトを意図的にドーピングすることにより、ソース−ドレインエピタキシャル領域及びエピタキシャルタブ(ウエル)領域の両方への電気的接続を単一の集積構成体内に形成することが可能であり、従って別体の横方向に分離されたウエルタップ領域に対する必要性を除去している。BiCMOS装置を概略断面図で示してある。本装置は、バイポーラトランジスタ2(それは、図1に示した本実施例においては、NPNトランジスタである)、NチャンネルMOSFET(NMOSトランジスタ)4及びPチャンネルMOSFET(PMOSトランジスタ)6を有している。NMOSトランジスタ4及びPMOSトランジスタ6は、適宜、接続されてCMOS構成8を形成している。10aとエピタキシャル層11とを有している。15原子数/ccの間のドーパント濃度を有するP基板である。cc.【0008】ほとんどの実施例においては、NMOSトランジスタ4は、P+タブ乃至はウエル12内に形成され、且つPMOSトランジスタ6はN+タブ乃至はウエル14内に形成される。18原子数/ccの間の濃度へドープされているが、本発明の技術的範囲を逸脱することなしに広範囲のドーパント濃度を使用することが可能である。ウエル12及び14は、相補的な導電型の装置を単一の基板上に形成することを可能としている。20とP型ベース18の下側のコレクタ16aとの間に低抵抗接続領域を与えている。20原子数/ccの間の濃度へドープされている。cc.コレクタ16aは、ベース領域18と埋め込み層16との間に形成されたより軽度にドープしたN型である。エミッタ領域27aは、エミッタコンタクト27から下側に存在するエピタキシャル層11内へ拡散される。27のことをエミッタと呼ぶことがある。ここにおいてはこれらの間に特に意味の違いがあることを意図しているものではない。6,基板10のエピタキシャル層11内に形成された領域を有している。Nドープ領域20a,20bは、チャンネル領域20eによって分離されたNMOS装置のソース及びドレイン領域を形成している。20d,20cは、チャンネル領域20fによって分離されたPMOS装置のソース及びドレイン領域を形成している。32とNMOSウエル12との間に経路を形成している。and.【0011】P+チャンネルストップ19は、NPNトランジスタと隣接する装置との間に設けられており、埋め込み層16と隣接装置とを短絡させるような軽度にドープした基板の表面反転を防止している。22a,22b,22c,22d,22eが装置分離のためにそれぞれ設けられている。本構成体の上から見た場合に、これらの酸化物分離領域は、互いに連結して活性装置区域の周りに環状バンドを形成している。PMOSゲート34及びPMOSソースコンタクト36aが形成されている。これと対照的に、図2は、別々の横方向に離隔されたウエルタップ32a,32bが設けられる場合に、図1に示した実施例がどの様に見えるかを表わしている。NMOS及びPMOSゲートの側部上に設けられている。PMOSゲート34はN+又はP+の何れかのポリシリコンから形成され、その場合にN+が好適である。devices,P+は表面チャンネル装置を提供するからである。側壁酸化物44は、バイポーラエミッタ27の側壁上にも設けられている。酸化物層45は、抵抗24上の中心部に設けられており、抵抗の導電性を増加させるシリサイドが形成されることを防止している。26,26′上に形成されている。該シリサイドコンタクトは、ベースコンタクトの上部部分、ベースコンタクトの側壁、及びベースコンタクトの側壁からエミッタコンタクト27の側壁酸化物に至るベース領域をカバー、即ち被覆している。別のシリサイドコンタクト48が側壁スペーサ酸化物領域44の間においてエミッタ27の上部部分に沿って設けられている。contact,従って装置の動作速度を増加させている。34,及びP+ソースコンタクト36aに対して設けられている。NMOS及びPMOSゲートに対するそれぞれのシリサイドコンタクト50及び52は、側壁酸化物から側壁酸化物に対して延在するのみである。2,36a,54c,54dは、ポリシリコンコンタクトの上表面及び側壁をカバーしており、且つゲート30及び34の側壁酸化物に到達するまで、エピタキシャルシリコン層と接触状態で、ソース/ドレインの水平部分に沿って延在している。コレクタコンタクト20用のシリサイドコンタクト35は、該コンタクトの側壁をカバーし、且つフィールド酸化領域22b及び22cへ下方へ延在し、且つコレクタコンタクト20の上表面をカバーしている。20.シリサイド54eは、抵抗24の遠いほうの端部コンタクトの上表面の一部をカバーしている。本構成体は、更に、厚い(0.7乃至1.5ミクロン)酸化物層56を有しており、相互接続の目的のために使用される金属層58からそれぞれの装置を分離している。BiCMOS装置の製造シーケンス図3乃至16は、図1に示したBiCMOS装置の製造方法のシーケンスを示している。図3は、その製造過程における最初の段階での本装置の断面を示している。10a,砒素、アンチモンなどでN+ウエル14及びNPN埋め込み層16を同時的に形成するためにマスクする。20原子数/ccの間である。P+チャンネルストップ19及びNMOSウエル12を同時的に形成するために本装置をマスクする。1018原子数/ccの間である。preferably,ボロンでドープする。boron.【0017】次いで、埋め込み層/チャンネルストップマスクを除去し、且つ約1乃至1.2ミクロンの厚さで好適には約1.1ミクロンの厚さを持った真性のN型エピタキシャル層11を単結晶本体10aの表面全体に亘って成長させる。22d,22eを画定する。これらの酸化物領域は、修正した側壁マスク型分離(「SWAMI」)プロセスを使用して形成する。4、1982年4月、536−540頁の文献に記載されている。embodiments,このプロセスは、本願出願人の同時継続中の別の特許出願(代理人番号8332−237)に記載される如く修正する。8332-237).【0018】その後に、約250オングストロームの厚さを持った成長させたスクリーン酸化物層を本装置の表面上に形成し、且つマスクを形成してシンク領域17のみを露出させる。約100乃至180KeVの間の注入エネルギを使用してシンク注入を、好適にはドーパントとして燐を使用して実施する。20原子数/ccの間である。17原子数/ccの間の濃度へドープする。cc.好適実施例においては、PMOSウエル領域のために使用される注入エネルギは、約50乃至180KeVの間である。1020原子数/ccの間である。Nウエルをアニールし、且つ窒素雰囲気中において従来の熱サイクルによって加熱することによりドライブインさせる。atmosphere.【0019】その後に、マスクを本装置の表面上に形成し、NMOS及びPMOSトランジスタ領域のみを露出させる。このマスクは、図4に示した如く、スレッシュホールド電圧注入のために使用される。VMOS及びPMOSトランジスタのスレッシュホールド電圧を調節するために使用することが可能である。13の間であり、且つ注入エネルギが約30乃至100KeVにおいてのボロン注入である。このスレッシュホールド電圧注入はNMOSトランジスタのスレッシュホールドを設定する。+がNMOSトランジスタに対するウエルの分布を設定する。Nウエル注入と関連しこのスレッシュホールド電圧注入は、PMOSトランジスタに対するスレッシュホールド電圧を設定する。好適実施例においては、該スレッシュホールド電圧注入は、究極的にNMOSに対して0.7乃至0.9Vのスレッシュホールド電圧を有し且つPMOSに対し−0.8乃至−1.0Vのスレッシュホールドを有するトランジスタを供給する。a.【0020】次いで該スクリーン酸化物を剥離し、且つ薄い(100乃至200オングストロームのオーダーで、好適には135乃至165オングストローム)ゲート酸化物層を、当業者にとって公知の技術を使用して成長させる。薄い(100乃至1000オングストロームのオーダーで、好適には400乃至600オングストローム)ポリシリコン層60(図5)を薄いゲート酸化物層の上に付着形成し、且つマスク62を該ポリシリコン層上に形成してNMOS及びPMOSゲートを画定する。PMOSゲート38,40上におけるものを除いて、本装置の全ての領域から不所望のポリシリコンを除去する。該マスクを従来の技術によって除去する。薄いポリシリコン層60によるゲート酸化物の保護は、より少ない欠陥を有するMOSゲート38,40を提供する。defects.なぜならば、それらは直接的にホトレジストに対して露出されることがないからである。photoresist.【0021】図6は、本方法における次のステップを示している。約3500オングストロームの厚さを有する別の真性ポリシリコン層64を本装置の表面に亘って付着形成され、且つキャップ酸化物層66が、ポリシリコン層64の熱酸化によって形成される。該デバイスをホトレジストでマスクして、バイポーラトランジスタの少なくともベース領域と抵抗の軽度にドープした領域を露出させる。NMOS及びPMOSトランジスタ領域のみが該マスクによって保護される。ベース注入67を行ない、且つ該ベースをアニールする。好適実施例においては、該ベース注入は、約30乃至100KeVの間のエネルギを使用する。19原子数/ccの間の正味のドーパント濃度を有しており、且つこのドーパントの一部はこのアニール期間中にベース領域18内に拡散される(図7)。18のドーパント濃度で約1000乃至4000オングストロームの間の厚さを持ったP−ベース領域が形成される。.【0022】その後に、マスクを形成し、それは究極的には抵抗24の一部、ベースコンタクト26,26′及びPMOSソース及びウエルタップコンタクト32となる領域70a,70b,70c,70d(図7)を露出させる。19のドーパント濃度へP+ドープさせる。NMOSゲート30、PMOSドレインコンタクト36aとして使用される領域68a,68b,68cを露出させる。20原子数/ccの間のドーパント濃度へN+ドープさせる。doped.前述した如く、PMOSゲートは、N+又はP+の何れとすることも可能であり、従ってN+又はP+の何れかのマスク内に設けることが可能である。mask.【0023】図8において、約1000乃至1500オングストロームの間の厚さを持った窒化物層69を、後の注入物が抵抗、エミッタ及びMOSゲートを介して移動することを防止するために付着形成されている。850乃至950°Cの温度でアニールする。PMOSトランジスタのソースコンタクト、ゲート及びドレインコンタクトを画定する。塩素又は臭素を使用するドライエッチングによって、図9に示した構成が得られる。50KeVの間の注入エネルギを使用して燐又は砒素などのようなN型ドーパントで軽度にイオン注入させる。19原子数/ccの間である。PMOSトランジスタのソース及びドレインとバイポーラトランジスタの外因的ベース領域のみをマスクによって露出した状態で、バイポーラトランジスタ及びPMOSトランジスタの表面に亘って実施する。高度にドープしたP領域74がバイポーラトランジスタの外因的ベース内に形成され、且つ一層高度にドープしたP領域76がPMOSトランジスタのゲートの周りに形成される。この注入エネルギは、好適には、約10乃至50KeVの間である。ドーパントとしてB+を使用した場合には、注入エネルギのより低い範囲のものが使用される。used.【0025】キャップ酸化を行なって、窒化物剥離の期間中高度にドープしたシリコン領域を保護する。該窒化物を本装置の表面から剥離し、且つ低温酸化物(LTO)付着を行なう。(e.g.,抵抗の中央部分の上)のポリシリコン領域上において本装置の上に形成する。27、ベースコンタクト26,26′及びコレクタコンタクト20の露出された側部上にスペーサ酸化物を残存させる。別のマスク79を、少なくともバイポーラエミッタコンタクト27及びNMOS及びPMOSトランジスタのゲート30,34及び抵抗酸化物45上の側壁酸化物を保護するために本装置の上に形成する。26,26′、コレクタコンタクト20、及びNMOS及びPMOSトランジスタのソース及びドレインコンタクト28,32,36aの側壁から除去する。)注入をそこに示した領域、即ちPMOSトランジスタのソース/ドレイン領域及びバイポーラトランジスタの外因的ベース領域において実施する。この注入の目的は、P+ソース/ドレイン及びベースシート抵抗及びコンタクト抵抗を低下させるためである。該注入は、約20乃至100KeVの間のエネルギで好適には40KeVのエネルギを使用する。Similarly,図14に示した如く、N+(砒素)注入を、N+ソース/ドレインシート抵抗及びコンタクト抵抗を低下する目的のために、NMOSトランジスタのソース/ドレインの領域において実施する。この砒素注入は、約50乃至150KeVの間のエネルギで好適には100KeVのエネルギを使用する。20秒の間約1000乃至1100°Cの温度でRTA即ち迅速熱アニール処理する。the.【0027】次いで、例えばチタン、モリブデン、タンタル、タングステンなどのような耐火性金属からなる耐火性金属層を本装置の表面全体に付着形成する。当業者にとって公知の手段を使用して、該層を、加熱して、付着した金属がポリシリコン及びシリコンと接触している領域において金属シリサイドを形成する。15に示した構成とさせる。好適には、このシリサイド反応は、二つのステップで行なわれる。初期的に付着形成したチタンが隣接する層ヘ付着する初期的な量のシリサイドを形成するのに必要とされる第一時間期間の間隣接するポリシリコン及びシリコンと反応される。2と反応することはない。OHを使用して除去する。再度、本装置を加熱して、第二のシリサイド反応を起こさせ、チタンと隣接するポリシリコン及びエピタキシャルシリコンとの間の反応を完了させる。この反応は、好適には、二つのステップで行なわれる。単一のステップ乃至はパルスでのチタンの反応は、側壁酸化物層との不所望のチタン反応を発生させる場合があるからである。horizontal6でカバー、即ち被覆されている。これらのシリサイドコンタクトは、垂直側壁から単結晶ベースの水平方向の上表面に沿ってエミッタ27の側壁酸化物に到達するまで延在している。エミッタ27のシリサイドコンタクト48は、一方の側壁酸化物から反対側の側壁酸化物に到達するまでエミッタの水平方向の上表面に亘って延在している。コレクタコンタクト20上のシリサイド80は、該コレクタコンタクトの両方の垂直側壁に沿って上方に延在し、且つ該コンタクトの水平方向の上表面に亘って完全に延在し、フィールド酸化物領域22b及び22c上で終端している。4aは、フィールド酸化物領域22cから延在し、該コンタクトの垂直側壁に沿って上方に延在し、その上表面に亘って延在し、且つ該コンタクトの垂直部分に沿って下方へNMOSトランジスタの単結晶ソース領域に到達するまで延在している。該シリサイドは、該コンタクトから、ソース領域20aの水平な上部部分に亘ってゲート側壁酸化物に到達するまで延在している。バイポーラエミッタコンタクト27と同様に、NMOSトランジスタのポリシリコンゲート30は、一方の酸化物側壁から反対側の酸化物側壁へ延在するその上表面に亘って延在するシリサイド50を有している。0aと反対のドーピングを有しており、それも、両方の垂直側壁と該コンタクトの水平な上表面とをカバーするシリサイド54bで被覆されている。30の側壁酸化物に到達するまで該トランジスタの上表面に亘って延在している。2によってゲート30から離隔されており、従ってウエルタップ32とゲート30との間に不所望の接続が形成されることを防止している。Rukoto.【0030】PMOSゲート34は、その水平な上表面に亘ってシリサイド52を有しており、一方PMOSソースコンタクト36aは、その水平な上表面に亘って延在し、その垂直な側壁に沿って延在し、且つゲート側壁酸化物42に到達するまでドレインの水平な平面に亘って延在するシリサイド54dを有している。PMOSドレインコンタクト及びウエルタップ32は、水平な上表面に亘って延在するシリサイドを有している。該ウエルタップは、更に、垂直側壁上のシリサイドで被覆されている。該シリサイドは、PMOSトランジスタゲート34の側壁酸化物42に到達するまでPMOSトランジスタドレイン20cの上表面に亘って延在している。ウエルコンタクトシリサイド層54bは、ゲートコンタクト34近くに延在しているが、それからは側壁酸化物層42によって離隔されており、従ってウエルタップ32とゲート34との間に不所望の接続が形成されることを防止している。theトランジスタの電流駆動能力を増加させ且つポリシリコン−シリコン間のコンタクト抵抗を取除いている。エピタキシャルシリコンソース/ドレインに対するポリシリコンソース/ドレインのオーバーラップは、側壁スペーサ酸化物を除去し且つこの側壁をシリサイド化させることによって減少されている。電流は、側壁のシリサイドを介して担持され、エピタキシャルシリコン−ポリシリコンインターフェースを介して担持されるものではないからである。このことは、CMOSトランジスタ活性区域をより小型化することにより一層高い集積度を与えている。areas.【0032】この局所的相互接続の側壁シリサイド化は相互接続体の抵抗値を2倍改善し、その際に回路性能を向上させるものと考えられる。322のシリサイド化された側壁54bを介して基板へ電流を導通させることにより接地タップ抵抗値を減少させる。ウエルタップ32は、二つのタイプのエピタキシャルシリコン(即ち、N型NMOSドレイン20bに対するNMOSドレインコンタクト及びP型PMOSドレイン20cに対するPMOSドレインコンタクト)に対するコンタクトとして動作することが可能である。シリサイド54bは、実効的に、そうでなければ接合が形成されるものを横断して実効的に短絡回路を形成するからである。この様な自己整合したウエルタップを設けることにより、より高い集積度を得ることが可能である。横方向に離隔されたウエルタップ領域は必要とされないからである。本発明装置は、より低い埋め込み層対基板の容量を与える。別個のウエル分離島状部は必要とされないからである。required.【0033】図16は、製造シーケンスにおける次のステップを示しており、その場合、酸化物層56を付着形成し、且つマスクしてその中にコンタクト孔を形成する。金属を本装置の表面上に付着形成し、マスクし且つ選択した領域からエッチングして、図1に示した装置を形成する。装置性能以下の表1は、本発明の一実施例に基づいて製造された装置の電気的パラメータを要約したものである。1は、重要なCMOS及びバイポーラトランジスタの目標値を示している。ce曲線を示している。(10V乃至30Vのオーダー)を有していることを示している。この高い早期電圧が得られるのは、ベース幅が小さいにも拘らず全ベース電荷が高いためであると考えられる。NMOSトランジスタに対するサブスレッシュホールド勾配を示している。=±5Vの場合、洩れ電流はnAの範囲である。BICMOS及びECL装置に対するシミュレートしたゲート遅延である。図20は、表2に示したデータを得るために使用したBiCMOSリングセルを示している。2は、本発明に基づいて製造した装置は、典型的な従来のCMOSリングと比較して、高性能のCMOSリングを与えることを示している。以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。上述した実施例においては特定のP型及びN型の場合について説明したが、これらのP型及びN型を逆にすることも可能である。上述した実施例においては特定の範囲のドーパント濃度について説明したが、これらのドーパント濃度は適用条件によって容易に変化することが可能なものである。BiCMOS装置についてのものであるが、本発明の多くの特徴は、バイポーラトランジスタ、MOSFET又は分離状態にあるその他の装置を製造する場合に適用することが可能なものである。FIGMOS構成体の概略断面図。図1の装置において別個の横方向に離隔したウエルタップを設けた場合の構成を示した概略断面図。本発明の一実施例に基づいてBiCMOS装置を製造する過程の1ステップにおける状態を示した概略断面図。本発明の一実施例に基づいてBiCMOS装置を製造する過程の1ステップにおける状態を示した概略断面図。本発明の一実施例に基づいてBiCMOS装置を製造する過程の1ステップにおける状態を示した概略断面図。本発明の一実施例に基づいてBiCMOS装置を製造する過程の1ステップにおける状態を示した概略断面図。本発明の一実施例に基づいてBiCMOS装置を製造する過程の1ステップにおける状態を示した概略断面図。本発明の一実施例に基づいてBiCMOS装置を製造する過程の1ステップにおける状態を示した概略断面図。本発明の一実施例に基づいてBiCMOS装置を製造する過程の1ステップにおける状態を示した概略断面図。FIG装置を製造する過程の1ステップにおける状態を示した概略断面図。invention装置を製造する過程の1ステップにおける状態を示した概略断面図。invention装置を製造する過程の1ステップにおける状態を示した概略断面図。BiCMOS装置を製造する過程の1ステップにおける状態を示した概略断面図。BiCMOS装置を製造する過程の1ステップにおける状態を示した概略断面図。BiCMOS装置を製造する過程の1ステップにおける状態を示した概略断面図。invention装置を製造する過程の1ステップにおける状態を示した概略断面図。ce特性を示したグラフ図。transistorgs特性を示したグラフ図。transistorgs特性を示したグラフ図。本発明の一実施例をテストする場合に使用したBiCMOSリングセルを示した説明図。ことを特徴とする半導体装置の製造方法。請求項1において、前記一方の領域が前記第一導電型と異なる第二導電型であることを特徴とする半導体装置の製造方法。theの上表面の少なくとも一部の上に金属シリサイドを形成することを特徴とする半導体装置の製造方法。請求項1において、更に、前記ゲートの少なくとも側壁上に選択的に酸化物を設けることを特徴とする半導体装置の製造方法。請求項4において、前記酸化物を設けるステップが、前記基板の少なくとも一部を酸化物でコーティングし、前記酸化物コーティングの一部をエッチングして前記ゲートの少なくとも第一側壁上に少なくともスペーサ酸化物層を残存させ、少なくとも前記第一ゲート側壁酸化物層をマスキングし、マスクされていない酸化物を除去するためにエッチングする、ことを特徴とする半導体装置の製造方法。請求項1において、前記金属シリサイド層を形成するステップが、少なくとも前記第一ポリシリコン領域の上表面及び側壁及び前記一方の領域の上表面の少なくとも一部を耐火性金属でコーティングし、前記第一ポリシリコン領域及び前記一方の領域と隣接する前記耐火性金属の少なくとも一部を前記ポリシリコン及び前記基板の一部と反応させ、前記耐火性金属の未反応部分を除去することを特徴とする半導体装置の製造方法。OHから構成されるグループから選択した物質と接触させることを特徴とする半導体装置の製造方法。steps置の製造方法。前記一方の領域の上表面の少なくとも一部を金属シリサイドでコーティングすることを特徴とする半導体装置の製造方法。area己整合して接続領域が前記第一導電型の基板内に形成されており、前記接続領域は前記第一ポリシリコン領域と前記ウエル領域との間に実質的に導電性の経路の少なくとも一部を与えて前記第一ポリシリコン領域をウエルタップとして構成しており、前記第一ポリシリコン領域の少なくとも上表面及び少なくとも一つの側壁表面及び前記一方の領域の上表面の少なくとも一部が金属シリサイドで実質的にコーティングされており、前記金属シリサイドが前記一方の領域と前記第一ポリシリコン領域との間に実質的に導電性の経路を与えて前記第一ポリシリコン領域を前記一方の領域に対するコンタクトとして構成していることを特徴とする半導体装置。請求項11において、更に、前記ゲートの側壁上に酸化物スペーサが設けられていることを特徴とする半導体装置。請求項12において、前記金属シリサイド層が、前記第一ポリシリコン領域の側壁から実質的に前記ゲートの側壁上の前記酸化物に至るまで延在していることを特徴とする半導体装置。regionが前記第一導電型と異なる第二導電型を有していることを特徴とする半導体装置。前記一方の領域の上表面の少なくとも一部をコーティングしていることを特徴とする半導体装置。