通信回路は、処理回路(301)と、並列チャネル(321〜317)と、クロスバー集積回路(302〜304)とからなる。処理回路(301)は、通信リンク(311、318)と並列チャネル(312〜317)との間で通信を交換する。並列チャネル(312〜317)は、通信をクロック信号と並行して転送する。クロスバー集積回路(302〜304)は、並列チャネル(312〜317)を介して通信およびクロック信号を受信し、クロック信号に基づき通信を切り換え、そしてその切り換えた通信を並列チャネル(312〜317)に転送する。Routers」)に関連し、それぞれを参照により本願にも援用する。本発明は、通信の分野に関し、特に、通信装置内でスイッチング性能を提供するクロスバー集積回路に関する。高速で動作する通信装置に対する重要な要望がある。高速の通信には、その通信装置全体で同期クロックが利用可能であって、その通信装置の種々の要素が適切に相互運用(inter-operate)できるようになっていることが必要である。残念ながら、高速通信装置のクロック回路は、過大な電力と物理的スペースを要する。図1は、従来技術の通信装置100を示す。通信装置100のいくつかの例としては、スイッチファブリック、スイッチ、およびルータが挙げられる。通信装置100は、通信処理回路101とクロスバー集積回路102〜104とを含む。通信処理回路101は、入力(着信)通信リンク111と出力(発信)通信リンク118とに連結される。通信処理回路101は、入力直列チャネル112および出力直列チャネル115によって、クロスバー集積回路102に連結される。116によって、クロスバー集積回路103に連結される。101,入力直列チャネル114および出力直列チャネル117によって、クロスバー集積回路104に連結される。リンク111および118は、通信装置100との間で通信を転送する。ワイヤレス媒体を用い、種々の通信プロトコルを用いて通信を転送することができる。(CDMA)、およびイーサネット(R)がある。(exchange)する。通信処理回路101はまた、クロスバー集積回路102〜104とも通信を交換する。通信処理回路101は、物理層タスクを取り扱い、リンク111および118により用いられる特定の種類の媒体とインターフェースする。通信処理回路101は、リンク層タスクを取り扱い、リンク111および118上で用いられる特定のプロトコルを処理する。通信処理回路101は、ネットワーク層タスクを取り扱い、通信を入力リンク111から出力リンク118へと適切にルーティングする。通信処理回路101からの制御信号に応答して、クロスバー集積回路102〜104は、通信を入力直列チャネル112〜114から適切な出力直列チャネル115〜117へとスイッチングする(切り換える)。matrix)を備えて構成されたシリコンチップである。動作時に、通信処理回路101は、入力リンク111からの通信を受信および処理して、物理層、リンク層、およびネットワーク層の機能を行う。to104へ通信を転送する。ルーティングを実施するために、クロスバー集積回路102〜104は、通信を入力チャネル112〜114から適切な出力チャネル115〜117へと切り換える。通信処理回路は、切り換えた通信を出力リンク118へ転送する。同期クロックを提供するために、通信処理回路101およびクロスバー集積回路102〜104は、直列チャネル112〜117上でクロック情報を共有する。個々の直列チャネルは、通信を単一のビットストリームで転送する。クロックリカバリ即ちクロック回復(復元)は、受信ビットを解析してビット到着時間を判定すること、これらの時間に基づきクロックを回復することを必要とする。encoding)は、論理状態の間での十分な遷移がビット中に存在して、クロック回復が確実に可能であることを必要とする。112〜114に対して、クロック情報は、通信処理回路101によってビットに符号化され、クロスバー集積回路102〜104によってビットから復元(再生)される。直列チャネル115〜117に対して、クロック情報は、クロスバー集積回路102〜104によってビットに符号化され、通信処理回路101によってビットから復元される。上記のように、クロック符号化およびリカバリ回路は、過大な電力と空間を要する。図2は、本発明の一例におけるクロスバー集積回路202を示す。クロスバー集積回路202は、直列チャネルインターフェース221〜226と、クロスバーマトリックス240とを含む。223は、入力直列チャネル231〜233にそれぞれ連結される。243,クロスバーマトリックス240に連結される。224〜225は、出力直列チャネル234〜236にそれぞれ連結される。244-246により、クロスバーマトリックス240に連結される。244-246の間で切り換わるクロスポイントを含む。直列チャネルインターフェース221〜223は、それぞれ入力直列チャネル231〜233上の通信からクロック情報を回復させるクロックリカバリ回路を含む。直列チャネルインターフェース224〜226は、それぞれ出力直列チャネル234〜236上の通信中にクロック情報を符号化するクロック符号化回路を含む。shown)は、直列チャネル231〜233上の通信中にクロック情報を符号化するクロック符号化回路を含む。直列チャネル234〜236の反対側にある通信処理回路(図示せず)は、直列チャネル234〜236上の通信からクロック情報を回復するクロックリカバリ回路を含む。解決策の概要本発明は、並列チャネルを用いて通信およびクロック信号の双方をクロスバー集積回路と交換する通信回路により、上記問題の解決を促進する。並列チャネル用のクロック回路は、直列チャネル用のそれより簡略である。並列チャネル用のクロック回路は、並列チャネル内のデータ信号すべてに共有される。利点として、クロック回路の簡略化および共有により、同期クロッキングを提供するために必要な電力量および物理的スペースを削減することができる。電力とスペースの節約は、より高速な通信装置をサポートするために用いることができる。channel,クロスバー集積回路とからなる。処理回路は、通信リンクと並列チャネルの間で通信を交換するように構成される。並列チャネルは、通信をクロック信号と並行して転送するように構成される。クロスバー集積回路は、並列チャネルを介して通信およびクロック信号を受信し、クロック信号に基づき通信を切り換え、そしてその切り換えた通信を並列チャネルに転送するように構成される。通信回路は、スイッチファブリック(fabric)を備えることが可能である。通信は、固定長のデータパケットを含むことが可能である。通信リンクは、直列チャネルを備えることができる。並列チャネルはそれぞれ、並列差分信号対から構成することが可能であり、ここで差分信号対のうちの1対はクロック信号用である。並列チャネルは、クロスバー集積回路を通してビットスライシングを行うマルチプレクサを含むことが可能である。通信処理回路は、切り換え前の通信を格納する、出力ポートに関連付けられた仮想出力キューを備えることが可能である。仮想出力キューはそれぞれ、各々が異なる優先順位に関連付けられたサブキューから構成することができる。仮想出力キューのうち少なくとも1つは、切り換え前の通信を格納してマルチキャスト出力するマルチキャスト仮想出力キューにすることが可能である。全ての図面において同一の参照番号は同一の要素を表す。発明の詳細な説明図3は、本発明の一例における通信装置300を示している。300のいくつかの例には、スイッチファブリック、スイッチおよびルータが挙げられる。to304を備えている。通信処理回路301は、入力通信リンク311および出力通信リンク318に連結されている。通信処理回路301は、入力並列チャネル312および出力並列チャネル315により、クロスバー集積回路302に連結されている。通信処理回路301は、入力並列チャネル313および出力並列チャネル316により、クロスバー集積回路303に連結されている。通信処理回路301は、入力並列チャネル314および出力並列チャネル317により、クロスバー集積回路304に連結されている。リンク311および318は、通信装置300との間で通信を伝送する。リンク311および318は、電気的、光学的またはワイヤレス媒体を用いて、種々の通信プロトコルを使用して通信情報を転送することができる。(CDMA)およびイーサネット(R)がある。通信処理回路301は、リンク311および318と通信を交換する。通信処理回路301は、同様にクロスバー集積回路302〜304と通信を交換する。well.通信処理回路301は物理層タスクを取り扱い、リンク311および318で使用される特定のタイプの媒体とインターフェースをする。通信処理回路301はリンク層タスクを取り扱い、リンク311および318上で使用される特定のプロトコルを処理する。tasks,入力リンク311から出力リンク318へ、通信を適切にルーティングする。317へ通信を切り換える。クロスバー集積回路302〜304は、切り換えを行う制御可能なクロスポイントマトリックスで構成されたシリコンチップである。動作においては、通信処理回路301は、入力リンク311からの通信を受信し処理して、物理層、リンク層およびネットワーク層機能を行う。302〜304へ通信を転送する。302〜304は、入力並列チャネル312〜314から適切な出力並列チャネル315〜317へ通信を切り換える。通信処理回路は切り換えられた通信を出力リンク318へ転送する。同期クロックを提供するため、通信処理回路301およびクロスバー集積回路302〜304は、並列チャネル312〜317を介してクロック情報を共有する。個々の並列チャネルは、多重並列ビットストリームで通信を転送する。並列チャネルは、同様に通信用ビットストリームと並列な個別のビットストリームでクロック信号を転送する。並列チャネル用クロックリカバリ回路は、直列用チャネル用クロックリカバリ回路より簡素である。並列チャネル用クロックリカバリ回路は、並列チャネル内の並列データ信号のすべてによって共有される。有利なこととして、クロックリカバリ回路の簡素化および共有化は、同期クロックを提供するために必要な電力および物理的空間の総量を減少させる。図4は、本発明の一例におけるクロスバー集積回路402を示している。クロスバー集積回路402は、並列チャネルインターフェース421〜426およびクロスバーマトリックス440を含んでいる。421〜423は、入力並列チャネル431〜433にそれぞれ連結されている。441〜443により、クロスバーマトリックス440に連結されている。434-436に連結されている。並列チャネルインターフェース424〜426は、それぞれ並列チャネル444〜446により、クロスバーマトリックス440に連結されている。443と出力並列チャネル444〜446との間の切り換えを行う。各並列チャネルは、チャネル上の通信と並行して個別のクロック信号を転送する。図5は、本発明の一例における並列チャネル512および517を示している。通信処理回路501は、並列チャネルインターフェース511および516を含んでいる。521および526を含み、同様にクロスバーマトリックス540も含んでいる。並列チャネルインターフェース521および526の各々は、クロック部分およびデータ部分を含んでいる。540に連結されている。並列チャネル512は、並列チャネルインターフェース511と521とを連結する。並列チャネル517は、並列チャネルインターフェース516と526とを連結する。追加の並列チャネルおよびインターフェースも設けられるが、明瞭にするために図示はしていない。並列チャネル512は、9対の信号を含み、9個の差分信号を転送する。それらの信号対の1対は、通信処理回路501からクロスバー集積回路502へ差分クロック信号を転送する。他の8対の信号は、通信処理回路501からクロスバー集積回路502へ8個の差分データ信号を転送する。並列チャネル517は、9対の信号を含み、9個の差分信号を転送する。それらの信号対の1対は、クロスバー集積回路502から通信処理回路501へ差分クロック信号を転送する。他の8対の信号は、クロスバー集積回路502から通信処理回路501へ8個の差分データ信号を転送する。通常、対応する並列チャネルインターフェースを有するチャネル512および542の様な多数の入力並列チャネルが存在する。同様に通常、対応する並列チャネルインターフェースを有するチャネル517および547の様な多数の出力並列チャネルが存在する。501の指示通りに、差分データ信号を入力並列チャネルから出力並列チャネルに切り換える。本発明のいくつかの例において、各々が秒あたり1.6ギガ(G)ビット/信号対で動作する16個の入力並列チャネルおよび16個の出力並列チャネルが存在する。並列チャネルインターフェースは、それぞれの回路の同期クロックに基づいて動作するように構成可能である。並列チャネルインターフェースは、誤り訂正の実行および制御情報の交換を行うように構成可能である。並列チャネルインターフェースは、8個の差分信号それぞれの8個の並列ビットにおけるパケットの各バイトを転送することにより、パケットを転送するように構成可能である。図6は、本発明の一例のスイッチファブリック600を示している。スイッチファブリック600は、プロトコルに無関係のスケーラブルな入出力結合キューイング(queue)クロスバー構造で、固定長のパケット切り換えを行う。スケーラビリティは、チップの番号を変更することで実行される。681-689を含んでいる。チップ651〜653および661〜663は、集積CMOSトランシーバ(送受信機)を有する特定用途向け集積回路である。明瞭にするためにキューチップ651〜653のみが図示されるが、16個のキューチップが存在する。明瞭にするために直列チャネル681〜689のみが図示されるが、各キューチップは16個の直列チャネルに連結されている。直列チャネルは、通常ラインカードまたはネットワークプロセッサ(図示せず)に連結されている。明瞭にするためにクロスバーチップ661〜663のみが図示されるが、8個のクロスバーチップが存在する。clarity71〜679のみが図示されるが、各キューチップは8個の並列チャネル(各クロスバーにつき1列の並列チャネル)に連結されている。各クロスバーチップは16個の並列チャネル(各クロスバーにつき1個の並列チャネル)に連結されている。pair0mのケーブルを駆動することができる。1つの直列チャネルトランシーバにつき、4本の信号線が存在する。channel,8つのOC−48接続をサポートすることができる。Inc.より提供されるSkyRailチャネルである。channel,各々が1.6GPSで動作する5個の差動対を有している。39インチの50Ωプリント回路基板トレースを駆動することができる。並列チャネルトランシーバは外部抵抗を必要としない。transceiver,データ転送速度を最適化し、1.2ナノ秒までライン間データスキューを補正する内蔵型、自己キャリブレーション(較正)回路を有する。データ符号化/復号化が存在しないため、並列チャネルを介するレイテンシーは8ナノ秒未満である。Inc.より提供されるLiteRailチャネルである。各キューチップは、入口(ingress)に80GPSのスタティック・ランダムアクセスメモリからなるキューを有している。キューは、異なるトラフィックパターンにより良好に適応するために、適応動的閾値アルゴリズムによって管理される。各キューチップは、直列チャネル入力ポートによって共有される64個のユニキャスト仮想出力キューおよび2個のマルチキャスト仮想出力キューを有する。仮想出力キューは切り換え(スイッチング)前にパケットを格納し、各々が特定の出口(egress)ポートに関連付けらる。各キューチップは、8個のユニキャスト出力キュー(各直列チャネル出口ポートにつき1個)と、すべての直列チャネル出口ポート用について2個のマルチキャスト出力キューを有する。出力キューは共有メモリを使用する。各キューは、8つの異なる優先順位のための8つのサブキューを有している。priorities.パケットを特定のサブキュー内に配置することで、パケットに対応する優先順位を割り当てる。優先順位により、異なる優先順位のパケットを別々に扱うことが可能となる。最上位の優先順位を有する新しいパケットは、より低い優先順位を有する古いパケットよりも前に処理されることが可能となる。直列チャネル入口ポートからのパケットは、仮想出力キューにバッファリングされる。各キューチップは、仮想出力キューと並列チャネルとの間に入口スケジューラを有する。入口スケジューラはラウンドロビンアルゴリズムを用いて、クロスバーチップへ並列チャネルを介して仮想出力キューに対する要求を転送する。その要求に応じて、入口スケジューラはクロスバーチップから認可を受け取る。その認可に応じて、入口スケジューラは、並列チャネルを介して仮想出力キューからクロスバーチップへパケットを一様に転送する。クロスバーチップは、パケットを、適切な出力キューにバッファリングするために適切な並列チャネルへ切り換え直す。各キューチップは、出力キューと直列チャネル出口ポートとの間に出口スケジューラを有する。入口スケジューラは、厳密な優先順位または重み付けラウンドロビンアルゴリズムを用いて、直列チャネル出口ポートを介して出力キューからパケットを転送する。入口スケジューラは、そのスケジューラポインタをランダム値にリセットすることができる。各クロスバーチップは他のクロスバーチップと並列に動作する。各クロスバーチップは、通信リンク速度の1/2で動作し、1倍より速く、通常2倍の加速を有する。各クロスバーチップは、通信リンク速度の3.2倍の内部キャパシティを有する。2倍は制御情報に用いられる。10GPS通信リンク速度において、パケット時間は2倍の加速で100ナノ秒となる。各クロスバーチップはバッファリングされず、マルチキャスティングをサポートする内部スケジューラを有している。図7は、本発明の一例のスイッチファブリック700を示している。スイッチファブリック700は、スイッチファブリック600に類似しており、以下の変更を有する。8つの独立したスイッチングドメインが存在し、その各々は8個のMUXチップ、2個のクロスバーチップおよび1個のクロスバースケジューラを有している。各々が16個の直列チャネルに接続された32個のキューチップが存在する。各キューチップは、並列チャネルにより、各スイッチングドメイン内のMUXチップの1つに接続される。キューチップ1〜4は各スイッチングドメイン内の第1のMUXチップに接続され、キューチップ5〜8は各スイッチングドメイン内の第2のMUXチップに接続され、以下同様に接続されて、最後にキューチップ29〜32は各スイッチングドメイン内の第8のMUXチップに接続される。MUXチップは、キューチップとクロスバーチップとの間のビットスライシングおよびプロトコル変換を行う。スイッチングドメイン内の各MUXチップは、4個の並列チャネルによって、クロスバーチップへ接続される。クロスバースケジューラは並列チャネルによって、MUXチップおよびクロスバーチップへ連結される。図3〜図7および上記説明は、本発明による通信装置および回路の具体例を示している。通信装置および回路のいくつかの従来の態様が、明確にするために簡素化または省略されていることが明らかなことは、当業者には理解されよう。上記説明の特徴は、種々の方法で組み合わされ、本発明の多数の変形を形成できることは当業者には理解されよう。本発明の範囲に入る通信装置および回路の変形が、当業者には理解されよう。結果として、本発明は上記説明の具体例に制限されず、特許請求の範囲およびその均等物にのみ制限される。従来技術の通信装置を示す図である。従来技術のクロスバー集積回路を示す図である。本発明の一例における通信装置を示す図である。本発明の一例におけるクロスバー集積回路を示す図である。本発明の一例における並列チャネルを示す図である。本発明の一例におけるスイッチファブリックを示す図である。本発明の一例におけるスイッチファブリックを示す図である。前記並列チャネル(312〜317)を介して前記通信および前記クロック信号を受信し、前記クロック信号に基づき前記通信を切り換え、そして該切り換えた通信を前記並列チャネル(312〜317)に転送するように構成されたクロスバー集積回路(302〜304)とを備えた通信回路。前記並列チャネル(312〜317)は、それぞれ並列差分信号対からなり、該差分信号対の一方は前記クロック信号用である請求項1に記載の通信回路。前記通信リンク(311、318)は、直列チャネルを含む請求項1に記載の通信回路。前記通信は、データパケットを含む請求項1に記載の通信回路。前記通信は、固定長のデータパケットを含む請求項1に記載の通信回路。700)を含む請求項1に記載の通信回路。前記処理回路(301)は、切り換え前の前記通信を格納する、出口ポートに関連付けられた仮想出力キューからなる請求項1に記載の通信回路。前記処理回路(301)は、切り換え前の前記通信を格納する仮想出力キューからなり、各仮想出力キューは、各々が異なる優先順位に関連付けられたサブキューからなる請求項1に記載の通信回路。前記処理回路(301)は、切り換え前にマルチキャスト出力のための通信を格納するマルチキャスト仮想出力キューからなる請求項1に記載の通信回路。前記並列チャネル(312〜317)は、前記クロスバー集積回路(302〜304)を通してビットスライシングを行うマルチプレクサを含む請求項1に記載の通信回路。ことを含む通信回路の動作方法。pair,該差分信号対の一方は前記クロック信号用である請求項11に記載の方法。(301)の間で前記通信を交換することを含む請求項11に記載の方法。前記通信は、データパケットを含む請求項11に記載の方法。前記通信は、固定長のデータパケットを含む請求項11に記載の方法。700)を含む請求項11に記載の方法。前記処理回路(301)において、出口ポートに関連付けられた仮想出力キューに、スイッチング前に前記通信を格納することをさらに含む請求項11に記載の方法。前記処理回路(301)において、各々が異なる優先順位に関連付けられた仮想出力サブキューに前記通信を格納することをさらに含む請求項11に記載の方法。前記処理回路(301)において、スイッチング前にマルチキャスト出力のため通信を格納するマルチキャスト仮想出力キューに前記通信を格納することをさらに含む請求項11に記載の方法。前記通信を前記クロック信号と並列に転送することは、前記通信を多重化して、前記クロスバー集積回路(302〜304)を通してビットスライシングを行うことを含む請求項11に記載の方法。