8以下は非対応となっております。高速回路シミュレータVerilog-A言語ソース・コード、コンパイル型、暗号化対応Verilog-A言語は、SmartSpiceアナログ回路シミュレータと組み合わせて使用するコンパイル型のアナログHDLです。回路設計者やモデル開発者に使いやすい統合デザイン環境を提供します。複雑なアナログ/ミックスド・シグナル回路およびモデルを、容易に設計、検証することが可能になります。