検索に移動この記事は検証可能な参考文献や出典が全く示されていないか、不十分です。出典を追加して記事の信頼性向上にご協力ください。(2010年3月)Coreマイクロアーキテクチャ(コアマイクロアーキテクチャ)はインテルのイスラエル・ハイファの開発チームがNetBurstマイクロアーキテクチャの後継として開発したCPUのマイクロアーキテクチャである。性能と低消費電力の両立を目指して開発された。インテルは、このマイクロアーキテクチャにおいて、CPU史上に大きく残る程の革命的な技術的転換を果たした。2008年末からは徐々に後継のNehalemマイクロアーキテクチャへの移行が進んでいる。2は高クロック主義からクロック効率主義へのパラダイムシフトを目指して開発されたCPUである。インテルのシニアアーキテクトであるボブ・バレンタインの発言によると、「Coreマイクロアーキテクチャはもはや内部RISCプロセッサのアーキテクチャではない」とした。CISCであるx86命令セットは1命令で複雑な処理が可能であるが、その複雑さから処理の高速化は難しいと考えられた。そこで、CPUの内部でx86命令を複数の簡単なRISC的命令(μOPs)に分解することによって性能の向上が可能となる、との考え方が生まれた。IIIプロセッサに続くP6マイクロアーキテクチャである。当時、半導体の製造技術の順調な進歩に後押しされ、その設計思想は妥当だと考えられていた。処理能力の向上を支えるクロック速度向上に伴うダイナミック電流の増加、即ち消費電力の増大については、半導体技術の進歩を受けて設計ルールを微細化することにより消費電力を削減して相殺できると楽観視されていた。4プロセッサに代表されるNetBurstマイクロアーキテクチャは、その設計思想をさらに推し進めたものである。結果、NetBurstマイクロアーキテクチャは1個のx86命令を複数の極めて単純な命令に分解し、それを深いパイプラインに投入して高速に処理することで性能を稼ぐという手法を採用した。半導体の製造技術の進歩により処理を高速化すると消費電力は級数的に増えてしまうことが予見されるようになり、加えてプロセスルールの微細化に伴うリーク電流の増加が顕著になり、その現象が2000年代前半に顕著になってきた。NetBurstマイクロアーキテクチャは分解した単純な命令を大量に処理することを前提とし、それによってさらなる処理の高速化を実現する製品であったため、消費電力の増大と共に発熱問題にも直面した。結果として、複数のCPUを搭載するサーバ用途では放熱に苦心を強いられ、多数のCPUを搭載するブレードサーバ用途には向かないものとなった。熱設計的にはゆとりがあるはずのデスクトップPCでもその対策に悩まされるようになった。CPU放熱ファンは大型化し高速回転して唸りをあげ、放熱フィンも大型化し、これらの大きなパーツを支える仕組みを備えなければならず、コストを押し上げる要因となった。CPUから奪った熱がこもらない様にケース内のレイアウトを適切に設計し、ケース・ファンを設けるなど設計に注意をはらう必要があり、BTXが策定された。Mは、良好な低消費電力と比較的高い処理性能によってモバイル分野では成功を収めた。モバイル用途に限定して設計していたため、デスクトップ/サーバ分野でNetBurstマイクロアーキテクチャを置き換える対象としては不向きであった。Coreに代替わりし、それをベースとしたデスクトップ/サーバにも適した次世代のマイクロアーキテクチャの開発が急がれた。Coreマイクロアーキテクチャの完成により、高性能と低消費電力の両立に成功し、モバイルと高密度サーバ、そしてデスクトップと大規模サーバというカテゴリごとにそれぞれ違うマイクロアーキテクチャで対応していた製品展開を、Coreマイクロアーキテクチャから派生した単一のマイクロアーキテクチャでの対応を可能とするに至った。Expressの各チップセットファミリが対応する。2の新しい機能としては、インテルのCTOにより大きく5つの技術が紹介されている。6MBのL2キャッシュは2つのコアで効率的に共有され、使用率は状況に応じて動的に変更される。従来は各コアごとにL2キャッシュを備えていたため、データの重複によるキャッシュ領域の無駄遣いが生じ、またコヒーレンス制御にチップセットを経由する必要がありFSB帯域を無駄にしていた。コア間でL2キャッシュを共有することでより効率的なキャッシュ領域の使用ができ、またL2キャッシュのコヒーレンス制御がなくなるためFSB帯域が節約できるようになった。L1キャッシュのコヒーレンスもL2キャッシュ経由で行えるため極めて高速である。スマート・メモリー・アクセスメインメモリからの読み込みはL1キャッシュ・L2キャッシュの読み込みに比べて大変遅い。メインメモリにあるデータや命令のうち、予め必要となりそうなデータをキャッシュに取り込んで(プリフェッチ)おくことで、遅延を解消している。IPベースのプリフェッチャーをAMDに先がけて搭載しているのが特筆する点である。disambiguationをx86プロセッサとしては初めて実装している。Boostを強化したもの。SSE演算器を128bit幅に拡大し、それまで128ビットSSE命令は64bit単位のμOPが2つで処理されていたが、これを1μOPで処理可能にした。整数SIMD演算に関しては従来は64BitμOPを2つまで同時実行できたものが128bitμOPを2もしくは3つ同時実行できるようになったため、性能の向上は絶大であった。Mを含むP6マイクロアーキテクチャにおいては、2シンプル+1コンプレックスの3デコーダ、3μOPs/clkのリネーム/リタイア、5つの命令発行ポートという構成が共通した仕様であった。Coreマイクロアーキテクチャにおいてはこれらを全て拡張し、3シンプル+1コンプレックスの4デコーダ、4μOPs/clkのリネーム/リタイア、6つの命令発行ポートという仕様になった。しては初めてクロックあたり4命令実行が持続可能なコアとなった。Fusionが新たに導入された。x86命令/clkとなる。5が新設され、3つの演算用ポート+3つのメモリアクセス用ポートという構成になった。アウト・オブ・オーダー実行のためのリソースも増加しており、P6マイクロアーキテクチャにおいては40エントリのリオーダ・バッファと20エントリのリザベーション・ステーションを備えていたが、それぞれ96エントリと32エントリに拡張されている。Capabilityプロセッサの回路を細かく分割して管理し、使用されていない区画には電力を供給しないことで、消費電力を抑えている。Acceleration他のコアがC3ステート以下の状態にある時、TDPの枠内でクロックを引き上げることでシングルスレッド性能を向上させる。2007年7月27日のリリースでMerom(モバイル向け)特有の機能として以下の3つの技術が紹介された。ダイナミック・パワー・コーディネーション各コアをそれぞれ独立してスリープ(Cステート)させる機能。ダイナミック・バス・パーキングCPUと連動してチップセットの消費電力も減らす機能。ディーパー・スリープキャッシュを利用しないことで、より消費電力を削減するスリープモード。2007年3月28日に発表されたPenrynではプロセスルールの微細化によるリーク電流問題の解決のため、トランジスタのゲート絶縁膜にHigh-k(高誘電率ゲート絶縁膜材料)とメタルゲートを採用。プロセスルールも65nmから45nmに微細化され、さらなる消費電力低減と高クロック動作が可能となった。L2キャッシュはダイ毎に最大で6MBに増加。デュアルダイ構成の場合は最大で12MBとなる。VTの25~75%の性能向上が行われている。アンパックなどの命令が1サイクルレイテンシーで実行できるようになった。これによってSSEユニットのフル128Bitを果たしたといえよう。性能比較[編集]この節には独自研究が含まれているおそれがあります。問題箇所を検証し出典を追加して、記事の改善にご協力ください。議論はノートを参照してください。X2との間で、製品性能競争でつばぜり合いが行われていた。2が登場した時にも盛んにベンチマークテストが行われていた。この節の加筆が望まれています。エンジニアリングサンプル品が幾つかのコンピューター関係プレス各社に配布され、プレス各社はベンチマークテストを行い、その結果を公表した。AMDとIntelは秋葉原にて互いに競合製品との比較を行うベンチマークテストのデモンストレーションを実施した。4に比べて圧倒的に高い性能を持つ事が明らかにされた。はじめとする、ストリーミングSIMD拡張命令セットは極めて強力な能力がある事を示した。アドバンスト・デジタル・メディア・ブーストの項を参照。この項目は、コンピュータに関連した書きかけの項目です。この項目を加筆・訂正などしてくださる協力者を求めています(PJ:コンピュータ/P:コンピュータ)。(日時は個人設定で未設定ならばUTC)。表示-継承ライセンスの下で利用可能です。追加の条件が適用される場合があります。詳細は利用規約を参照してください。Cookieに関する声明モバイルビュ。