バージョン9.3の販売を開始しました。このバージョンでは、グローバル・プロジェクトマネジメントが難しくなっていることに対応して、革新的なアプローチを採用して解決しています。Janiは次のようにコメントしています。「現在の大規模FPGAデバイスは複数のチームで設計が進められるようになって、より効率的なチームベースのプロジェクトマネジメントツールが必要とされています。今回リリースしたActive-HDLは多くのデザインを抱えるFPGAプロジェクトやチームベースの環境でのツール設定管理を飛躍的に改善します。●Active-HDLのユーザー定義ディレクトリ構造では、標準の合成・配置配線ツールと同じプロジェクト構造を作れるので、複数のベンダーのツールで共通のプロジェクト構造を利用できるようになります。●マルチデザイン・プロジェクトでは必要な設定が多数あります。ワーキング・ディレクトリの設定、ローカル変数の更新、スクリプトモードの設定、特定のマクロの実行などです。9.3はロードタイム設定ファイルというアプローチで、自動でこうした設定をロードする仕組みになっています。●初回設定後、ワンクリックでActive-HDLのシミュレータを色々な実行モードに設定できます。そのためタスクごとに適したモードでActive-HDLを実行できます。最適化モードではシミュレータはできるだけ最高速度で動き、デバッグおよびカバレッジモードではスピードを落として解析用データを集めます。Active-HDLについて受賞歴のあるActive-HDLは、15年間もFPGA設計者に選ばれてきたHDLベースのFPGAデザイン・シミュレーションツールです。デザインクリエーション、文書作成、コードカバレッジ、シミュレーションなどの機能をひとつに統合された環境に組み込んでいます。