筒井一生教授らは、シリコンによる電力制御用の絶縁ゲート形バイポーラトランジスタ(IGBT)[用語1]をスケーリング(微細化)することで、コレクタ-エミッタ間飽和電圧(Vce(sat))[用語2]を従来の約70%に、オン抵抗を約50%に低減することに成功した。スケーリングには素子寸法の「3次元的微細化」という新スキームを用いた。性能向上はオン動作時の単位面積あたりの電流密度を高めることで実現した。現在、主流のシリコン(Si)-IGBTのスケーリングによる性能向上が確認でき、市場のさらなる拡大とともに、電力制御システムの高効率・低価格化につながる技術として、省エネルギー社会への貢献が期待される。共同研究として発表される。図1および図2に作製したSi-IGBTの断面と垂直方向の構造、各部の寸法変数を示す。図1の上部(表面)に間隔Sで接近形成した縦のトレンチ(溝)ゲートに挟まれたエミッタ領域から電子電流が流入し、それに応じた正孔電流が下部(裏面)全面のコレクタ領域から流入することで、全体に縦方向のオン状態の電流が流れる。トレンチゲートに加えるゲート電圧の制御によってエミッタからの電子電流の流入を止めることにより正孔電流も止まり、全体がオフの電流遮断状態になる。このようなIGBTの構造と電流をオン・オフする動作は通常のデバイスと変わらない。Si-IGBTの断面および奥行き方向の構造。ラッチアップ現象を抑制するため、奥行き方向のp領域とn領域の繰り返し寸法もスケーリングの対象となっている。現在、製品化されているIGBTと同様の寸法のデバイスと、新規のスケーリングの概念により微細化した新構造デバイスを製作し、特性を比較した。図3と表1に両デバイスの寸法の比較を示す。寸法の微細化の比率をスケーリングファクタ1/kで表し、従来デバイスがk=1、新デバイスがk=3に対応する。GBTの3次元方向にわたる各構造寸法の変数。スケーリングによる各部の寸法およびゲート電圧(Vg)とスケーリングファクタ断面構造で、トレンチゲート周りの寸法は1/kに比例縮小する一方で、隣接するトレンチゲートまでの距離(W)(図1参照)は一定とした。(CMOS)のスケーリングと違って縦横のスケーリングが及ぼす効果が逆に働くこともあり、その効果は複雑だが、すでにシミュレーションでは単位面積あたりのオン電流の密度を増大することが予測されていた。その予測を今回、デバイスを試作して初めて実証した。試作に当たってスケーリングパラメータを一部見直すとともに、デバイスの奥行き方向に交互に作られる表面のp形領域とn形領域のピッチ(Lp+およびLn+)も1/kに縮小した。これはスケーリングで予測されるラッチアップ耐性[用語3]の劣化に対する対策である。この奥行き方向のスケーリングを含めて3次元スケーリングと呼んでいる。図4に試作したSi-IGBTのオン状態でのコレクタ-エミッタ間の電流-電圧特性を示す。同じエミッタ-コレクタ間電圧(Vce)における両デバイスの電流比も同図に示し、スケーリングにより電流が約2倍、すなわちオン抵抗が半減したことがわかる。これらはいずれも、IGBTのオン動作においてデバイス内部でのエネルギー損失に比例するため、スケーリングによりIGBTの低損失・高効率化が実現できたことを示している。試作した2つのIGBTのオン状態におけるエミッタ-コレクタ間電流-電圧特性。A/cm2)における電圧がエミッタ-コレクタ間飽和電圧(Vce(sat))と定義される。Vに低減(約70%)している。一定電圧における電流がk=3で倍増しており、オン抵抗が半減したことを示す。