第2の減算器316の出力は、メモリ318の入力に接続されている。(·)を表示または提示するルックアップ・テーブルである。)に対応する出力が得られる。312、第2のk対1マルチプレクサ320、及び、第3の減算器322を含む、第kの期待遷移差を測定するための遷移差回路が含まれている。ドリフト不良回路要素には、さらに、第2の比較器324も含まれている。1は、第2のFIFO205の出力から信号を受け入れる。2の入力、及び、マルチプレクサ320に対する第1の入力に接続されている。3の入力、及び、マルチプレクサ320の第2の入力に接続されている。kの出力は、マルチプレクサ320の第kの入力に接続されている。ikを出力ポートから出力する。iよりkサンプル前からの期待遷移タイムスタンプである。FIFO205を受け入れる。