【発明の属する技術分野】本発明は、試験及び試験計測器に関するものである。本発明は、データとマスタ・クロックの間に潜在的に大きいスキューまたは遅延を生じる可能性のある複雑なシステム及び集積回路の試験に関するものである。【従来の技術】ディジタル・システム、及びシステムを構成する半導体デバイスまたは集積回路(IC)は、進化し続けており、ますます複雑になっている。複雑さが増すのに付随して、一様なチップ・ワイドまたはシステム・ワイドのクロック信号を利用したり、あるいは、それに徹底して固執することは少なくなっている。(IC)クロック間スキューが、ICまたはシステムの設計において考慮される。したシステムの開発中に、ただ単に予測される非確定的遅延及びスキューの許容差をシステム設計に「組み込む」だけのことである。して許容差を組み込むことによって、システムは遅延及びスキューが存在しても適正に機能することが可能になる。【0003】例えば、大規模ICの中には、信号分配バスに、バスのデータ線と共に経路指定されるクロック信号線またはストローブ線を含むことによって、データ及びクロックまたはストローブが被る時間遅延が同等になるように保証することが可能なものもある。データと共にストローブの経路指定を施すことは、信号源同期バス設計と呼ばれる場合もある。信号源同期バス設計において、ICの局部サブシステムは、バス・クロック信号またはストローブからクロック信号またはタイミング情報を取り出す。dataバス経路指定の遅延効果に対しては動作上の意味合いにおいてほとんど感応しない。このアプローチについては、サブシステムが、ストローブを発生して、有効データがバスに送り出されたことを他のサブシステムに伝えることができるようにすることで、ICの個別サブシステム内における処理遅延差も考慮に入れることが可能な場合も多い。or,データそれ自体に組み込まれている。このアプローチの一例が、RS−232Cのような、いわゆる非同期通信チャネルにおいて見出される。タイミング情報がデータによって得られるか、または、データに埋め込まれている場合、サブシステムは、サブシステムに到着するデータから局部クロックを取り出す。recovery)回路がスキューに追従するので、データが被る非確定的時変スキューは、それによってほぼ無関係になる。非確定的スキューの原因の中には、動作中の温度変動がある。【0005】さらに、複雑なシステム及びICの中には、クロック・レートが変動する複数クロックが用いられるものもある。IC,複数クロック・ドメインICと呼ばれる場合が多い。ICにおいて複数クロックを利用すると、ビット・レベルの非確定的挙動を生じさせることがある。システムまたはIC設計においては、適正な動作を可能にする非確定的ビット・レベル性能の潜在的可能性が考慮される。isIC内のさまざまなポイントにおけるクロック信号間の比較的大きい差または「スキュー」に耐え、それを予測しさえするように設計される場合が多い。marketC及びシステムのコスト低下圧力が結びついて、あるスキュー範囲に対する許容性をIC設計及び試験に組み込むことが必要になっている。複雑性が増すと、ついには、IC及びICを利用するシステムは、チップ・ワイドまたはシステム・ワイドのクロックとこれらのIC及びシステムによって生成されるディジタル・データとの位相関係において全体的な低下を示すことになるという傾向がある。【0007】データとクロックとの位相関係の厳格さが弱まり、あるいは、緩む傾向によって、デバイス及びシステムの試験に関する重大な問題が生じる可能性があり、生じることになる。これらの問題が最も明らかになるのは、自動試験装置(ATE)を用いて最新システム及びICを試験する場合である。他の手段による試験は、データとクロックとの位相関係が弱まることによって悪影響を受ける可能性もある。(DUT)のデータ/クロック位相関係の厳格さの低下に対する考慮を誤っただけのために、設計仕様に従って実際に機能しているデバイスを不合格にすることになる。【0008】クロック・スキュー及びクロック遅延によって、ATE及び関連テスト・システムを利用した従来の試験に関する問題がいかに生じることになるかについてより明確な理解が得られるように、動作中、ATEによって、一般に、入力データの働きをする1つ以上のアナログ及び/またはディジタル波形と共に、チップ・ワイドの共通クロック信号が発生するという点について考察してみることにする。入力データが、被試験デバイス(DUT)の入力に加えられる。DUTは、データを処理し、マスタ・クロックを用いてATEによってサンプリングされる出力データを発生する。一般に、サンプル値データと期待データを比較して、そのデバイスの動作が適正か否かが判定され、デバイスが仕様を満たしているかが検証される。【0009】従来、ATEは、ある特定の論理レベルの出力が期待される時間窓の開始及び終了時に、出力データのストローブ及びサンプリングを試みる。timingエラーまたはビット・エラーが発生したものと結論づけられる。エラーがタイミングに関連したものか、あるいは、ビットに関連したものかを明らかにするには、一般に、期待レベルを知らなければならない。techniquesレベル試験とタイミング試験とは明白な区別がない。【0010】あいにく、DUT内における内部クロック分配及び処理遅延の変動のために、DUT出力データと共通クロックとの間の非確定的/非繰り返し性スキューが増大するので、ATEによって収集されるサンプル値データの妥当性が低下することになりがちである。クロック速度が増すと、ATEが利用するサンプル周期が短縮されるため、状況が悪化するだけである。最終的には、スキューが極めて過酷になるため、ATEは適正に機能しているDUTをどれもこれも不合格にすることになる。スキュー・レベルが、使用可能なDUTと使用不能なDUTを識別するATEの能力を完全に駄目にするほど過酷になってしまう前であっても、通常のDUT動作において許容し得るスキューによって、ATEが間欠的にDUTを不合格にする可能性があり、このため、製造歩留まりが低下し、ICコストが上昇することになる。【0011】いくつかの技法を用いて、自動化試験に関するクロック・スキューの影響が軽減される。ある技法では、ある特定のDUTの同じ試験が、固定チップ・ワイド・クロックで複数回数にわたって実施される。クロックは、DUTによって出力されるデータがサンプリングまたは測定される各クロック周期内にサンプル時間を設定する、サンプリング周波数として用いられる。代替案では、出力データのサンプリングが、いくつかの連続した試験のそれぞれにおけるクロック周期内のさまざまな異なるサンプル時間に実施される。目標は、DUTクロックとサンプル時間との位相関係に関係なく、各出力データビット毎に少なくとも1つの有効サンプルを取得することである。複数試験のそれぞれにおいて発生するエラー・マップを検査して、一連の複数試験中に少なくとも1回、全てのテスト・ベクトルにおいて全ての信号が合格したか否かが確認される。一般に、第1のビットが第1のテスト・ベクトルにおいて合格し、同時に、第2のビットが第2のテスト・ベクトルにおいて合格しても十分ではないという点に留意されたい。is,両方のビットが、同じベクトルで合格しなければならない。取り扱いが難しいといった点がある。DUTインターフェイス・ボードに特定用途向け再同期化回路が利用される。再同期化回路は、ATEで発生するマスタ・クロックとDUTで発生するサンプル値データとの間のいかなる種類のスキューも補正しようとする。DUTインターフェイス・ボードにおける特定用途向け再同期化回路の利用に関する問題には、タイミング試験及びDCパラメータ試験のためにバイパス・リレーを必要とするため、DUTインターフェイス・ボードの信頼性が低下し、信号の完全性問題が導入される可能性が生じるといった点がある。特定用途向け再同期化回路を利用すると、こうした回路設計に関連したさらなる努力が必要になる。DUTボードに特定用途向け再同期化回路を利用することに関連した代替技法は、ATEにできるだけ一般的な再同期化回路を組み込むことである。現在用いられている刻時方式の全てを取り扱うことができるだけではなく、今後の方式にも適応することが可能な真に「一般的」回路を開発するのは、不可能ではないにしても、困難である。【0013】最後に、ビット・タイミングがデータに埋め込まれるシリアル通信チャネルを試験するといった所定の状況において、DUTインターフェイス・ボードまたはATEに追加される回路を利用して、通信チャネル・ディバイス自体によって行われるのとほぼ同じやり方で、タイミング情報を抽出することが可能である。この種の回路は、クロック再生またはクロック同期化回路と呼ばれる場合が多い。ATEに回路を追加しなければならない場合には、十分に一般的なクロック再生回路の設計に関連してかなりの困難を伴うことになる。itself,DUTに故障があるか否かを明確に判定するのに十分な信頼に足る働きができない可能性もある。【発明が解決しようとする課題】従って、本発明の目的は、テスト・システムのマスタ・クロックとDUTが発生する被試験出力データまたは信号との間における、いわゆる、「許容」スキュー、とりわけ、非確定的スキューまたはドリフトに対してテスト・システムが感応しないようにするATEまたは関連テスト・システムを利用して、デバイスの試験を実施するための方法及び装置を提供することにある。DUT設計仕様に基づいて大きすぎるとみなされるスキューにフラグを立てる能力が伴う、前記試験方法及び装置を提供することにある。invention,多種多様な刻時プロトコルを取り扱うという点から見るとかなり一般的であり、それに制限するわけではないが、ATE、検証ツール、ディジタル刺激及び反応システム、及び、ロジック・アナライザを利用したディジタル信号の解析を含む、さまざまな試験/解析技法に適用可能なこうした方法及び装置を提供することにある。本発明のさらにもう1つの目的は、チップ・レベル試験からシステム・レベル試験の範囲にわたる試験に適用可能なこうした方法及び装置を提供することにある。apparatus,複雑なディジタルIC及びシステムの試験に対する長年にわたる要求を解決することにある。drift,被試験デバイスに対してディジタル波形試験を実施するための新規の方法及び装置が得られる。本発明の方法及び装置は、チップ・レベル試験からシステム・レベル試験の範囲にわたる、多種多様な試験技法及び試験形態の試験に有効である。本発明の場合、DUTの試験は、タイミング試験及びビット・レベル試験として既知の1対の独立した試験に分割される。測定では、遷移タイムスタンプを利用して、被試験信号の特性を明らかにする。その成果が、極めて一般的で、自動試験装置(ATE)の一部内で実施することが可能であり、従って、DUTボードの支援を必要としない試験方法及び装置である。【0016】本発明の態様の1つでは、遷移タイムスタンプを利用したデバイスの試験方法が得られる。この試験方法には、被試験信号の遷移に関して粗タイムスタンプを測定するステップと、測定粗タイムスタンプと期待タイムスタンプを比較して、デバイスが仕様を満たしているか否かを判定するステップを含む、デバイスに対するビット・レベル試験の実施が含まれている。測定ステップ及び比較ステップは、被試験信号の持続時間における一連の遷移について繰り返し反復される。step,期待タイムスタンプから測定タイムスタンプを減算して、スキュー値を生成するステップと、さらに、スキュー値と指定の最大スキューを比較するステップが含まれている。specified,スキュー不良エラーが表示される。Warning)、及び、ドリフト不良エラーを検出するステップが含まれている。【0018】さらにもう1つの実施態様の場合、この方法には、さらに、ビット・レベル試験の実施とは別個に、被試験信号に対してタイミング試験を実施するステップが含まれている。タイミング試験は、ビット・レベル試験と並行して実施することも可能である。testシーケンスを生成するステップが含まれる。遷移タイムスタンプ・シーケンスには、被試験信号の持続時間中に被試験信号に生じる遷移セットに対するタイムスタンプが含まれる。遷移セットは、信号持続時間中の全遷移より少ないサブセットとすることも可能である。タイミング試験には、さらに、シーケンスをなす遷移タイムスタンプを検査するステップが含まれている。stamp,遷移タイミングがデバイス仕様を満たすか否かを判定するステップが含まれるのが望ましい。【0019】本発明のもう1つの態様では、遷移タイムスタンプ・シーケンスを利用した、被試験デバイスに対するビット・レベル試験で、不良を表示するか否かの判定方法が得られる。この判定方法には、信号持続時間中に被試験デバイスからの出力信号の遷移に関する粗タイムスタンプを測定するステップと、期待タイムスタンプから測定タイムスタンプを減算して、スキュー値を生成するステップが含まれている。スキュー値が指定の最大スキューを超えると、スキュー不良が表示される。この判定方法には、さらに、ビット不良を表示するか、無カバレージ警告を表示するか、あるいは、ドリフト不良を表示するかを判定するためのさまざまなステップが含まれる。【0020】本発明のもう1つの態様では、遷移タイムスタンプ・シーケンスを利用した、被試験デバイスに対するビット・レベル試験を実施するための装置が得られる。この装置には、被試験デバイスから信号を受信する第1の粗タイミング間隔解析器(TIA)が含まれている。この装置には、さらに、第1及び第2の先入れ先出し(FIFO)メモリが含まれている。FIFOは、第1のTIAから測定タイムスタンプ信号を受信する。第2のFIFOは、デバイスに関する期待データからの期待タイムスタンプ信号を受信する。この装置には、さらに、第1のFIFOから測定タイムスタンプ信号を受信し、第2のFIFOから期待タイムスタンプ信号を受信する第1の減算器と、スキュー不良検出回路が含まれている。apparatus,さらに、第1の減算器の出力に接続されたビット不良検出回路と、第2のFIFOの出力に接続された無カバレージ警告検出回路が含まれている。この実施態様の場合、この装置には、さらに、1つの反転入力と1つの非反転入力を備えた第1のANDゲートが含まれている。input.反転入力には、無カバレージ警告回路の出力が接続され、非反転入力には、ビット不良回路の出力が接続されている。この装置には、さらに、2つの非反転入力を備えた第2のANDゲートが含まれている。ANDゲートの2つの入力の一方には、ビット不良回路の出力がさらに接続されており、第2のANDゲートの2つの入力のもう一方には、無カバレージ警告出力がさらに接続されている。【0022】そのもう1つの実施態様では、この装置には、さらに、ドリフト不良検出回路要素が含まれている。ドリフト不良検出回路要素には、第1の減算器の出力に接続されて、ドリフトを測定するためのドリフト差回路と、第2のFIFOの出力に接続された、期待波形の時間間隔を測定するために利用される時間間隔回路が含まれている。この実施態様の場合、この装置には、さらに、ドリフト測定回路からの出力信号と時間間隔測定回路からのもう1つの出力信号を比較するドリフト不良比較器も含まれている。invention,被試験信号の遷移に関する粗タイムスタンプを生成するための装置が得られる。粗遷移タイムスタンプ装置には、同期粗遷移タイムスタンプ実施態様と、非同期粗遷移タイムスタンプ実施態様がある。両実施態様とも、分解能が、クロック周期の1/2未満の(クロック周期の1/3未満が望ましい)タイムスタンプを生成する。【0024】本発明のさらにもう1つの態様では、遷移タイムスタンプを利用して自動的にデバイスの試験を行うためのシステムが得られる。このシステムには、タイミング試験サブシステム、及び、ビット・レベル試験サブシステムが含まれている。タイミング試験サブシステムには、精密タイムスタンプ生成器またはタイミング間隔アナライザTIAの利用が含まれる。ビット・レベル試験サブシステムには、粗TIAまたは粗タイムスタンプ生成器の利用が含まれる。subsystems,個別及び並行動作によって、デバイスの性能を試験することが可能である。このシステムでは、遷移タイムスタンプを利用して、デバイスの特性が解明される。【0025】本発明のさらにもう1つの態様では、遷移タイムスタンプ・シーケンスを利用して、被試験デバイスに対してビット・レベル試験を実施する独立した方法が得られる。bit-levelスキュー不良エラー試験、ビット不良エラー試験、及び、ドリフト不良エラー試験、並びに、無カバレージ警告表示が実施される。【発明の実施の形態】本発明は、ディジタル波形を出力する被試験デバイス(DUT)を試験するための新規の方法及び装置である。本発明の方法及び装置は、普通利用されるマスタ・クロック論理レベル・サンプリングではなく、遷移タイムスタンプ及び/または遷移タイムスタンプ・シーケンスの測定及び利用によって、DUTの性能のさまざまな面の特性を解明する。本発明の方法及び装置は、DUTの出力信号の挙動が正しいか検証または試験するために適用することが可能である。本発明は、試験中にディジタル信号を発生する1つ以上のディジタル出力を備えた、ディジタルまたはアナログの任意のタイプのデバイスに適用可能である。本発明は、それに制限するわけではないが、自動試験装置(ATE)システム、ロジック・アナライザ、ビット・エラー・レート・テスタ、及び、プロトコル・アナライザにも適用可能である。【0027】本明細書において用いられる限りにおいて、「ディジタル信号」という用語は、任意の特定の瞬間に2つの許容値または状態の一方を示す、ノイズのない信号を表している。有する電圧波形を含むことが可能である。伝統的に、ディジタル信号の可能性のある2つの論理状態は、「真」及び「偽」、「高」及び「低」、または、単純に「1」及び「0」で表示される。state,論理「1」を表し、もう一方の状態の存在は、論理「0」を表すものと理解される。ある特定のディジタル信号は、実(すなわち、物理的)信号及び「指定」信号のいずれかとすることが可能である。指定信号は、実信号の抽象表現である。した抽象表現は、例えば、コンピュータ・メモリに記憶されていて、実信号の発生に利用することが可能である。DUTの動作が適正か否かを判定するため、DUTによって生じる実ディジタル信号が試験の一部として比較される対象となる期待信号を表すために利用される場合が多い。「完全指定」ディジタル信号は、有効論理状態が信号周期中の全時間について指定された(すなわち、信号期間中に「ドント・ケア」または未定義状態が存在しない)ディジタル信号である。【0028】指定ディジタル信号は、「1」または「0」の開始論理値または状態、及び、それぞれ、論理状態遷移が生じる時間を指示するタイムスタンプ・シーケンスによって表すことが可能である。ディジタル信号における論理状態遷移は、第1の論理状態から第2の相補性状態または逆状態(すなわち、「1」から「0」または「0」から「1」)への遷移と定義される。開始論理状態を知れば、論理状態の遷移を指示するタイムスタンプによって、タイムスタンプ・シーケンスに対応するディジタル波形が一意的に求められる。conditions,開始値が、ほとんどまたは全く重要ではなく、タイムスタンプ・シーケンスから除外することが可能な場合もある。【0029】決していつもというわけではないが、ディジタル信号はビット・シーケンスから発生する場合が多く、各ビット周期の持続時間中におけるビットの論理状態によって信号の「高」または「低」レベルの論理値または状態が決まることになる。図1には、ディジタル波形を関連する時間間隔を備えた「0」及び「1」のシーケンスとして表現することと、タイムスタンプ・シーケンスを備えた開始論理値として表現することとの二重性が例示されている。【0030】図1には、ディジタル・ビット・シーケンス{010110}に対応するディジタル波形10の例が示されている。10は、開始値が「低」であり、4つの遷移を含んでいる。transitions.図1の参照番号が12、14のシーケンスは、ディジタル波形10から生成されたタイムスタンプ・シーケンス例を表している。14の生成については、さらに詳細に後述することにする。【0031】図1上のタイムスケールは、タイムスタンプ値を割り当てる時間基準として用いられるタイミング・クロックのサイクルを表している。タイミング・クロックの周波数は、一般に、DUTを駆動するために用いられる共通クロック、及び、試験受ける信号に関して期待される最高データ転送速度を超える。respectively,波形10の開始値、すなわち、低の表示「L」から始まり、一連の数字または英字が後続する。第1のタイムスタンプ・シーケンス12の数字は、タイミング・クロックに基づいて、波形10において検出される各遷移に割り当てられるタイムスタンプ値に相当する。図1に例示の第2のタイムスタンプ・シーケンス14の英字は、タイミング・クロックの特定の周期または間隔中における遷移の有無を表している。英字は、遷移タイプ(例えば、「R」=上昇;「N」=無変化;「F」=下降)を表示することも可能である。"LRNNFNNRNNNNNF」に圧縮することが可能である。".当業者であれば、図1に示す例に似た同様のタイムスタンプ・シーケンスを容易に識別することが可能である。FIG.こうしたタイムスタンプ・シーケンスは、全て、本発明の範囲内に含まれる。【0032】実信号の表現と対照的に、期待信号の表現を考察すると、タイムスタンプ・シーケンスのさらなる圧縮が可能であるという点に留意されたい。期待信号の場合、タイムスタンプ表現の生成に信号の既知特性を利用することが可能である。遷移が、タイミング・クロックの3つに1つのクロック周期にしか生じないことが先験的に分かっている場合、タイムスタンプ・シーケンスは、3つに1つのクロック周期にだけ対応する項目から構成することが可能である。図1に例示のように、このアプローチを用いると、3つのタイミング・クロック周期毎に1文字ずつの、圧縮タイムスタンプ・シーケンス「LRFRNF」(不示図)が得られることになる。timestampシーケンスにおいて、タイミング・クロックの全周期を系統立てて考慮しなければならない場合に比べると、かなり少なくなるということである(例えば、図1に示す例のメモリの1/3)。【0033】図1に示す例は、単なる例示でしかないという点に留意することが重要である。タイミング・クロックの周波数及びそれから結果として生成される遷移タイムスタンプの分解能は、実施される試験のタイプに基づいて選択される。testクロック周波数、できれば、最高ビット・レートの3倍を超えるタイミング・クロック周波数を選択すれば十分である場合が多く、それが望ましい場合さえある。タイミング試験の場合には、一般に、高分解能のタイムスタンプが必要とされる。従って、タイミング試験の場合、タイミング測定の正確度が、測定に用いられる時間基準またはタイミング・クロック周波数の関数であるため、比較的高い周波数のタイミング・クロックが必要になる。DUTつ以上の出力ポートまたはピンにおける応答信号を観測または測定することによって実施される。signal,被試験信号と呼ばれる場合もある。ディジタルDUTの典型的な試験では、試験または入力信号が入力ピンに加えられて、DUTによって1つ以上の出力ピンに生じる出力または応答信号が、被試験信号として測定または記録される。従来の試験では、次に、被試験測定信号と「期待」出力信号の比較、及び/または、被試験信号から抽出されたパラメータとその信号に関するさまざまな仕様との比較が実施される。期待出力信号との比較の場合、比較は、実際に測定された信号と、DUTが適正に動作している場合、ある特定の被試験信号または複数の被試験信号に関して、DUTによって特定の出力ピンに生じるはずの信号またはデータ・シーケンスとの間で実施される。特定の時点における測定出力信号と期待信号との比較結果を利用して、デバイスが適正に仕様範囲内で機能しているか否かを判定することが可能である。期待信号及び仕様とのこうした比較によって、不良が検出された場合には、その性質の何らかの表示が得られる場合も多い。【0035】被試験信号から生成される遷移タイムスタンプ・シーケンスと期待出力信号に関して生成された期待遷移タイムスタンプ・シーケンスとの比較は、実信号との比較に似たやり方で実施することが可能である。同様に、被試験測定信号から生成される遷移タイムスタンプ・シーケンスを利用して、類似のやり方で仕様との直接比較が可能なデータを得ることも可能である。好都合なことに、多くの実施例では、DUTの期待性能をモデル化し、予測するために利用される解析ツールは、実際に、期待信号を発生させることが可能なタイムスタンプ・シーケンスを生成する。遷移タイムスタンプを測定及び比較すると、従来の信号比較に比べて、プロセスのステップが実際に省かれることになる。【0036】本発明の態様の1つでは、遷移タイムスタンプ・シーケンスを利用したDUTの試験方法100が得られる。図2Aには、タイムスタンプを利用した試験方法100のブロック図が例示されている。タイミング試験によって、1つ以上の測定出力信号内におけるデータのドリフト及びジッタが指定の許容差範囲内であるか否かをチェックすることが可能である。タイミング試験では、信号対間におけるクロス・ピン・タイミング特性が測定される。クロス・ピン・タイミング試験には、それに制限するわけではないが、DUTのセットアップ及びホールド時間に関する試験が含まれる。タイミング試験は、正確な期待信号、または、等しく、その信号に関連した期待ビットについて明確な知識がなくても、実施可能であり、一般に実施されている。120は、1つ以上の出力信号の出力データに、期待論理ビット・シーケンスに一致する論理ビット・シーケンスが含まれているか検証する働きをする。タイミング試験の実施ステップ110は、ビット・レベル試験の実施ステップ120とは別個に実施することが可能である。110,20を並行して実施することも可能である。ステップ110、120は、ステップ110、120の実施順序を顧慮せずに順次実施することが可能である。【0038】方法100の実施態様の1つによれば、タイミング試験の実施ステップ110には、入力信号を加える結果として、DUTの1つ以上の出力ピンに発生する試験を受ける1つまたは複数の信号から遷移タイムスタンプ・シーケンスを生成するステップ112が含まれる。110は、図2Bに例示の方法110として別個に実施することが可能である。110についても同じである。【0039】タイミング試験の実施ステップ110の遷移タイムスタンプ・シーケンスには、出力信号における遷移のサブセットに関するタイムスタンプが含まれる。112には、出力信号において検出される一連の遷移の発生時間を測定し、記録することが必要になる。一連の遷移は、連続した遷移セットである必要はない。実際、精密タイミング間隔アナライザ(TIA)の現在の到達水準を考慮すると、高速信号の全ての遷移について遷移時間の正確で高精度な測定を行うことは、一般に困難か、あるいは、不可能である。好都合なことには、生成ステップ112では、遷移サブセットに関するタイムスタンプだけを記録するのが望ましい。112では、合格/不合格の決定に必要な数だけ、被試験信号の遷移に関するタイムスタンプを記録することになる。いくつかの所定の時間窓に生じるいくつかの所定の遷移だけを、サブセットの一部として記録することが可能である。【0040】生成ステップ112では、被試験信号の遷移サブセットに関する遷移タイムスタンプを記録する以外に、タイムスタンプを施された各遷移の遷移方向を記録することも可能である。本明細書で用いられる限りにおいて、「遷移方向」という用語は、遷移が低から高(すなわち、上昇遷移)であったか、または、高から低(すなわち、下降遷移)であったかを表す。上述のように、タイムスタンプ・シーケンスの、低か高の開始値を記録することが可能である。全遷移のサブセットを利用するような、タイミング試験の場合、開始値は実際にはほとんど役に立たない。practice.1つ以上のTIAを利用して、測定された遷移タイムスタンプ・シーケンスを生成することが可能である。当業者であれば、本発明の実施ステップまたは方法110または方法100のために、タイムスタンプの生成に適したTIAを容易に選択することが可能であろう。【0041】記録されたタイミング情報は、大域開始時間に対する経過時間を反映することもできるし、あるいは、事前定義遷移間の経過時間とすることも可能である。タイミング・クロックは、タイムスタンプ値を表したタイミング情報を生成する。タイミング・クロック信号は、DUTの駆動に用いられるマスタ・クロックと関連する場合もあれば、関連しない場合もあり得る。して生成される遷移タイムスタンプ・シーケンスは、遷移時間を表示する数値アレイまたはリストから構成されており、上述のように、開始値、及び、おそらくは、遷移タイプの表示を含むことが可能である。図1に例示の遷移タイムスタンプ・シーケンス12は、ディジタル波形10から生成された数値から構成されており、ここで、各数値は、遷移検出時におけるタイミング・クロック値に対応する。114も含まれている。検査ステップ114では、実施されるタイミング試験のタイプに従って、いくつかの異なる解析を必要とする可能性があり、通常、必要としている。require.例えば、場合によっては、検査ステップ114に、遷移タイムスタンプ・シーケンスと「期待」タイムスタンプ・シーケンスの比較が必要になる可能性もある。期待タイムスタンプは、DUTの期待動作に関する情報から生成される。DUTの仕様と一致するか否かを判定することも可能である。【0043】一般に、DUTに対して実施されるタイミング試験には主たる2つのクラスが存在する。第1のクラスのタイミング試験は、ジッタ及びドリフト試験として既知のところである。ジッタ及びドリフト試験は、一般に、試験を受ける単一信号内において所定のビット数だけ隔てられた遷移対に関する遷移時間の測定を必要とする。一般に、これら遷移対間の時間差を統計的に解析して、長い間の平均ビット・クロックに対する時間差のマッピングがどれほど一貫したものであるかが判定される。inventionシーケンスの生成ステップ112によれば、ジッタ及びドリフト試験の実施に利用可能な、シーケンス内のタイムスタンプ対が得られる。【0044】第2のクラスのタイミング試験は、クロス・ピン・タイミング試験として既知のところである。クロス・ピン・タイミング試験では、試験を受けるいくつかの異なる信号に生じる、通常は遷移または遷移グループである、事象のタイミングが比較される。一般に、クロス・ピン・タイミング試験には、試験を受ける複数の信号の1つ以上の遷移について測定された相対遷移時間が、ある特定の仕様セットを満たすか否かを判定することが含まれる。クロス・ピン・タイミング試験では、指定の時間窓の間に、試験を受けるいくつかの個別信号に遷移が生じるか否かを確かめようとすることが可能である。指定の時間窓は、DUTの駆動に用いられるマスタ・クロックに対して、または、データ・バスのストローブまたはトリガ信号に対して定義することが可能である。test,データ・ストリームにおける特定パターンの遷移の発生を利用して、時間窓のトリガとして機能させることが可能である。クロス・ピン・タイミング試験は、1つ以上の出力信号間における相対的時間差の測定に利用されるが、この場合、共通ドリフト及びジッタが、その結果に影響してはならない。【0045】従って、ある実施態様では、検査ステップ114には、DUTの信号出力ピンからの単一出力信号から生成された(112)遷移タイムスタンプ・シーケンスを解析することが含まれる。第1のクラスのタイミング試験、すなわち、ジッタ及びドリフト試験は、単一信号試験である。一般に、後続の数値処理を利用して、単一信号試験のタイムスタンプ・シーケンスが解析される。analyzed.追加数値処理には、遷移データに高速フーリエ変換を利用して、特定のドリフト・スペクトルを生成することが含まれる。114'には、DUTのいくつかの出力ピンで同時に生じるいくつかの被試験信号から生成される、いくつかのタイムスタンプ・シーケンスの検査が必要になる。場合によっては、検査ステップ114'は、測定タイムスタンプ・シーケンスの1つから期待タイムスタンプ・シーケンスを導き出し、その期待タイムスタンプ・シーケンスを利用して、トリガの働きをさせることによって容易になることもある。検査ステップ114'において2つ以上の出力信号が必要とされる場合、「複数信号タイミング試験」と呼ばれることもある。signals,クロス・ピン・タイミング試験に単一TIAを利用することが可能になる。TIAを利用して、瞬時共通モード・ドリフト及びジッタを相殺できるようにするのが望ましい。measured,さらに望ましい。【0047】一般に、高正確度のTIAは、タイミング試験実施ステップ110の単一信号と複数信号の両方のタイミング試験に利用される。タイミング測定の不可欠の要素として、通常、タイミング差の計算が必要とされるので、TIAの正確さ及び精度が、問題となる試験の正確さ及び精度に直接影響を及ぼすことになる。当業者であれば、特定のDUT及びタイミング試験に関する試験仕様の細部を考慮して、必要とされるTIAの精度及び正確さが容易に求められるであろう。【0048】遷移タイムスタンプ・シーケンスを利用したタイミング測定は、好都合なことに、極めてフレキシブルである。二重エッジ・ストロービング及び多相クロック・システムのようなストローブ/データ・グループ化及び刻時タイプによって、遷移タイムスタンプ・シーケンスを利用した時、ハードウェア設計が影響されることはない。遷移タイムスタンプ・シーケンスを利用すると、好都合なことに、タイミング試験の実施ステップ110における試験の処理時間の短縮が促進される可能性がある。【0049】タイミング試験の実施ステップ110における処理時間は、上述のように、全数の遷移のうちのサブセットに相当するタイムスタンプ・シーケンスを生成することによって、生成ステップ112において最小にすることが可能である。Conveniently,信号持続時間内における全ての遷移を正確に測定する必要がないということである。DUTのシミュレーションに基づいて、最悪の場合のタイミングに対応する遷移サブセットを選択することが可能である。112及び/または検査ステップ114、114'において生成されるタイムスタンプ・シーケンスには、これら最悪の場合の遷移に対応する遷移だけしか含まれていない。従って、遅すぎて、全ての遷移のタイムスタンプを正確に生成することができないTIAを、それにもかかわらず、タイミング試験の実施ステップ110に用いることが可能になる。120には、遷移タイムスタンプの測定ステップ122が含まれている。TIAを利用して、1つ以上の出力信号を測定し、1つ以上の測定タイムスタンプが生成される。ビット・レベル試験の実施ステップ120は、図2Cに例示のように、方法120として別個に実施することが可能である。120についても同じである。【0051】DUTのビット・レベル試験の実施ステップ120によれば、DUTの試験を受ける各測定信号または試験を受ける信号に関する遷移タイムスタンプが得られる。試験を受ける各信号毎に生じる遷移タイムスタンプは、互いに独立している可能性があり、そうした場合が多い。実施ステップ110に関して上述のように、タイムスタンプ・シーケンスとみなすと、実施ステップ120の遷移タイムスタンプは、開始論理値と、遷移時間に対応するセットまたはシーケンスをなす数値から構成するか、あるいは、開始論理値と、順次サンプル間隔に生じる遷移の存在及びタイプの記録から構成することが可能である。1つ以上のTIAを利用して、ビット・レベル試験の実施ステップ120において遷移タイプスタンプが得られるようにすることが可能である。【0052】タイミング試験の実施ステップ110において得られる遷移タイムスタンプ・シーケンスとは異なり、ビット・レベル試験の実施ステップ120によれば、試験間隔または所要時間の間に出力信号に生じる全ての遷移のタイムスタンプが得られるのが望ましい。全ての遷移にタイムスタンプが施されるが、好都合なことには、実施ステップ120のタイムスタンプの正確さ及び精度は、実施ステップ110ほど優れたものである必要がない。実際、実施ステップ120におけるタイムスタンプの分解能は、試験受ける信号の最小ビット周期の1/2未満の分解能を備えていさえすればよい。120は、今後、「粗TIA」と呼ぶことにする。【0053】粗TIAの分解能は、期待最小パルス幅または最小ビット周期の1/3以下である。望ましい分解能の選択は、2つの制約条件に基づいて行われる。Firstに、等しいタイムスタンプが2つの異なる遷移に割り当てられるのを回避するため、あるいは、遷移の見落としを回避するため、分解能は期待最小パルス幅より短いのが望ましい。(ie,対応する期待ビットと実際には異なるビット)を表示する遷移と、生じるのが速すぎるか、遅すぎる遷移を識別するため、分解能は、ビット周期の1/2未満が望ましく、ビット周期の1/3以下であればさらに望ましい。simultaneously,期待最小パルス幅(またはビット周期)の1/3以下の望ましい分解能を選択するのが、正しい選択である。width,実際の実施例に関して必ずしも過度な要求ではない。各タイムスタンプ毎にビット周期の1/3の望ましい分解能を選択すると、後続遷移間のドリフトがビット周期の1/3以下である限りにおいて、やはり、Nのより長いビットと同じ値のN+1のより短いビットを識別することが可能になる。タイムスタンプに関してより精密な分解能を選択すると、後続遷移間の許容ドリフトをさらに増大させることが可能になる。【0054】TIA分解能が最小ビット周期の1/3である場合、粗TIAは、出力信号の全ての遷移に対して明白なタイムスタンプを生成することが可能になる。timestamp,共通タイミング・クロックに基づくことが可能である。clock.タイミング・クロックは、DUTが被試験信号の発生に利用するマスタ・クロックに関連することもあれば、関連しないこともあり得る。120に関するタイミング・クロックの基準をマスタ・クロックに置くことは、被試験信号に関する測定データ及び期待データの正確さを長期にわたって保証するのに役立つ。タイムスタンプの生成がクロックに依存しないことがあるかもしれない。120のタイムスタンプには、被試験信号10に関するシーケンス12として図1に例示のように、開始値と、それに後続する、シーケンスをなすタイムスタンプ数値の1つ以上を含むことが可能である。1にシーケンス14として例示のように、開始値と、それに後続する、一連のサンプル間隔のそれぞれにおける遷移の有無を表示するシーケンスをなすフラグ値の1つ以上を含むことが可能である。14の場合、被試験信号10は、タイミング・クロックに従って一定の間隔でサンプリングされ、各間隔内における遷移の有無に注意して、これを記録することが可能である。14には、開始論理値と、タイミング・クロックに対応する一定間隔でサンプリングされる各サンプル毎に、遷移及び遷移タイプ(例えば、「R」=上昇及び「F」=下降)、または、無遷移(例えば、「N」=無遷移)を表示するフラグ値アレイが含まれる。1つ以上の遷移検出器を利用して、測定遷移フラグ・シーケンスを生成することが可能である。categories,他のタイムスタンプ・シーケンス・フォーマットを考案することが可能である。全てのこうしたタイムスタンプは、本発明の範囲内に含まれる。120には、さらに、測定タイムスタンプと期待タイムスタンプの比較ステップ124が含まれる。124は、タイムスタンプ毎に、または、シーケンス・レベルで実施することが可能である。シーケンス・レベルの場合、測定タイムスタンプ・シーケンスは、期待タイムスタンプ・シーケンスと比較される。比較ステップ124は、タイムスタンプ毎に実施されるのが望ましい。望ましい実施態様の場合、測定タイムスタンプは、測定ステップ122を実施し、すぐ後に、対応する期待タイムスタンプとの比較ステップ124を実施して生成される。この望ましい実施態様の場合、測定ステップ122及び比較ステップ124は、被試験信号の各遷移毎に繰り返し反復される。【0058】比較ステップ124を利用して、DUTが仕様に従って動作しているか否かの判定が行われる。単純な形式の場合、比較ステップ124では、基本的に、全ての期待遷移が測定遷移タイムスタンプ・シーケンスに含まれるか否かが判定される。遷移間のタイミングが仕様範囲内であるか否かに関する判定が可能である。1つは、開始値、及び、測定シーケンスと期待シーケンスの後続遷移間の全ての時間間隔が、TIA分解能(例えば、ビット周期の1/2未満)内において等しいか否かの判定である。開始値が一致し、後続遷移タイムスタンプ間の全ての時間間隔が一致する(例えば、≦1/3が望ましい)、タイムスタンプ・シーケンスは、DUTが機能を果たすと表示する。comparison,全てのビットが、全く期待通りに受信され、2つの連続した遷移間におけるインクリメンタル・ドリフトまたはドリフト差が、TIA分解能未満であることが明らかにされる。N−1の長いビット、または、同じ値のN+1の短いビット間において弁別を行うという困った事態に見舞われる。or,弁別される可能性がある。弁別を保証できない稀な場合には、詳細に後述するように、「無カバレージ警告」を生成することもできるし、あるいは、許容ドリフト・マージンがTIA分解能に達するまでに、強制的に遷移させるように、DUTの設計に修正を加えることが可能な場合もある。【0061】上述の比較ステップ124における基本的比較以外に、本発明に従って、いくつかの特定のビット・レベル試験に関連したいくつかの特定の比較を実施することにより、いくつかの異なるタイプの潜在的不良を検出することが可能である。特定の比較によって、さらに後述するように、いわゆる「スキュー不良」、「ビット不良」、及び、「ドリフト不良」の存在を表示することが可能である。【0062】図3Aには、スキュー不良を検出するための比較ステップ124'のフローチャートが例示されている。比較ステップ124'には、スキュー値を計算するステップ124a'が含まれている。スキュー値の計算ステップ124a'には、期待タイムスタンプと測定タイムスタンプの差の計算が含まれている。iを備えた測定タイムスタンプ・シーケンスについて考察してみることにする。i-thiを備えた期待タイムスタンプ・シーケンスが存在するものと仮定する。124b'が含まれている。maxを超えると、スキュー不良が表示される。maxは、DUT仕様から導き出される指定値である。Smaxを容易に導き出すことができるであろう。【0063】図3Bには、ビット不良を検出するための比較ステップ124''のフローチャートが例示されている。この比較ステップ124''には、スキュー値の計算ステップ124a''が含まれている。iを生成することが含まれている。計算ステップ124a''は、計算ステップ124a'とほぼ同じである。maxを比較するステップ124c''も含まれている。Dmaxがタイムスタンプ分解能から決定されるので、間違ったビットを許容ドリフトから弁別することが可能である。maxの2倍が1ビット周期未満であることが望ましい。Dmaxは、TIAまたはタイムスタンプの分解能に等しいか、または、タイムスタンプ分解能の整数倍に等しいことが望ましい。maxは3/8に等しいことが望ましい。Dmaxは、可変であり、ビット毎に、あるいは、サブビット毎にさえ変更することが可能である。bits,10ビット周期に等しくなるように設定することが可能である。maxは、例えば、1/3ビット周期といった、異なる値に設定することが可能である。maxは、各ビット周期毎に異なる値に設定される。maxは、タイムスタンプの分解能に等しい比率で変更される。iの計算ステップ124d''が含まれている。Dmaxとの比較ステップ124e''が含まれている。Dmaxは、当業者によってDUT仕様から容易に求められる。124f''も含まれている。TDmax未満の場合、比較ステップ124''によってビット不良が表示される。【0068】図3Cには、無カバレージ警告が表示される状況を検出するための比較ステップ124'''のフローチャートが例示されている。warning,本質的に、無カバレージ警告が表示される間隔において不良が生じる場合には、不良を検出することができない(すなわち、不良を見落とす可能性がある)という警告である。ia'''が含まれている。'は、計算ステップ124a'及び124a''とほぼ同じである。124c'''が含まれている。Dmaxの比較ステップ124e'''が含まれている。124d''、及び、124e''とほぼ同じである。比較ステップ124'''には、さらに、無カバレージ警告が表示されるか否かの判定ステップ124f'''も含まれている。Dmax,比較ステップ124'''によって、無カバレージ警告が表示される。【0069】図3Dには、ドリフト不良を検出するための比較ステップ124''''のフローチャートが例示されている。ia''''が含まれている。124a''とほぼ同じである。ikの計算ステップ124b''''が含まれている。ikとの差であり、最後のk個の遷移におけるインクリメンタル・ドリフトを表している。)の計算ステップ124c''''が含まれている(ここで、g(・)は詳細に後述する方程式(3)及び(4)によって示される関数である)。ikの計算ステップ124d''''も含まれている。124e''''も含まれている。''によって、ドリフト不良が表示される。【0070】本発明のもう1つの態様では、DUTの出力信号からタイムスタンプを生成し、出力信号に関する期待タイムスタンプと比較する装置200、200'が得られる。図4には、本発明の装置200、200'のブロック図が例示されている。(FIFO)204メモリまたはバッファが含まれている。iを出力信号において検出される各論理遷移に割り当てるが、ここで、iは、タイムスタンプ値の索引である。TIA202が、1ビット周期内における複数遷移の存在を表示するためにセットすることが可能な複数ビットも含まれる。少なくとも2ビットを利用して、ビット周期の第1または第2の部分における遷移の存在が表示される。TIA分解能の3倍のサンプリング・レートを利用する場合には、3ビットを利用して、ビット周期の第1、第2、または、第3の部分における遷移の存在を表示するのが望ましい。これらのビットは、「部分周期遷移ビット」または単純に「SPTビット」と呼ばれる。bits".第1のFIFO204は、FIFO204に後続する処理装置によって必要とされるまで、TIA202によって生成される遷移タイムスタンプ値の1つ以上を先入れ先出し式に一時記憶する。TIA203、第2のFIFO205、及び、ビット・ストリーム源207が含まれている。iはタイムスタンプ値の索引である)。FIFO205は、TIA203によって生成された遷移値の1つ以上を先入れ先出し式に一時記憶する。ビット・ストリーム源207によって生じる期待ビット・ストリーム信号は、DUTに関する情報から生成され、適正に動作するDUTによって生じるはずの信号を表している。ビット・ストリーム源207は、従来のATEの一部である場合が多い。【0072】装置のもう1つの実施態様200'の場合、第2のTIA203が省略され、期待ビット・ストリームが期待タイムスタンプ・シーケンスに置き換えられている。このため、図4には、TIA203及びビット・ストリーム源207が点線のボックスで例示されている。test,メモリに記憶される。装置200'の代替実施態様の場合、期待遷移タイムスタンプ・シーケンスまたは期待ビット・ストリームは、代わりに、ATEメモリに記憶される。'200'のほうが、任意のディジタル波形を表すことができ、ビット周期の等しいビット・ストリームとして定義されるディジタル信号に制限されないので、幾分一般的であり、より有能である。firstの減算器206と、第1の比較器208を含むスキュー不良検出回路が含まれている。FIFO205の第1の期待タイムスタンプ値が、第1の減算器206の被減数入力に転送される。clockサイクル内の遷移位置を符号化した第2の部分に分割される。)に関する値が得られる。maxを超える場合には、スキュー不良の検出を表示するエラー信号スキュー不良を発生する。maxは、当業者によってDUTの仕様から容易に導き出される値である。現遷移対に関する全ての処理を実施するのに十分であるが、遷移間の平均時間でしかない時間が経過すると(オーバフローを阻止するため)、次の遷移事象が発生する。次の遷移事象によって、ビット不良回路及び無カバレージ警告回路のレジスタが刻時され、FIFO205の項目がクリアされる。cleared.FIFO204の現項目が、1つのSPTビット・セットだけしか備えていない場合、FIFO204の現項目もクリアされる。複数SPTビットがセットされる場合、次の遷移タイムスタンプが生成され、タイムスタンプは、FIFO204からクリアされない。FIFO204の項目は、最後の遷移が比較に用いられた後、最後にクリアされることになる。embodiment,装置200、200'には、さらに、ビット不良検出回路、無カバレージ警告検出回路、及び、1対のANDゲート222、224も含まれている。【0074】ビット不良回路には、第1のラッチまたはレジスタ210が含まれており、無カバレージ警告回路には、第2のラッチまたはレジスタ212が含まれている。iを記録して、保持する。iを記録して、保持するようになっている。circuit,さらに、第3の減算器216が含まれている。(すなわち、図3B及び図3Cに示されたドリフト差)が得られるようにする。(すなわち、図3B及び図3Cの解説からの)が得られるようにする。circuit,さらに、第3の比較器220が含まれている。218は、出力から論理高値を送り出す。secondの比較器218の出力は論理低である。Dmax値とを比較する。x値を超えると、第3の比較器220は、論理高を送り出す。別様であれば、第3の比較器220の出力論理値は、論理低になる。maxは、上述のようにTIAの分解能によって決まる。maxの値は、最小ビット周期の1/3が望ましい。Dmax値は、上述のように、DUT及び被試験信号に関する仕様から導き出される。当該技術者であれば、あまり実験しなくても、その値を導き出すことが可能であろう。Dmax未満の状況と定義される。Dmaxを超える状況において、無カバレージ警告が生じる。218を備えた第3の比較器220の出力論理値の論理的逆数と論理的に「AND演算」されたものである。224ND演算」されたものである。iに関連した可変値に置き換えることが可能である。【0079】本発明のさらにもう1つの態様の場合、遠い遷移間のドリフト差を利用して、かなり長い期間にわたるドリフトに関してDUTの試験を行うことが可能である。離隔した入力信号の遷移を表している。ドリフト差試験は、式(1)の公式に基づくものである。iは、第iの遷移の期待タイムスタンプである。ikは、第iの遷移と遷移i−kの間の第kのドリフト差である。(△T)は、遷移間の経過時間の関数としての許容ドリフトである。T)は、許容ジッタを周波数の関数として指定する、スペクトル・ジッタ仕様に密接に関連している。ik量の値は、極めて大きくなる可能性がある。【0081】本発明のこの態様の場合、ドリフト不良を検出し、表示するための装置300、300'が得られる。図5には、装置300、300'のブロック図が例示されている。FIFO204,205,ビット・ストリーム源207、第1の減算器206、及び、装置200の第1の比較器208を含むスキュー検出回路が含まれている。300の比較器208の動作及びそれらの間の機能関係は、装置200に関して上述のものと同じである。generated0'が得られる。装置300'の場合、TIA203及びビット・ストリーム源207は省略される(そのため、図5には、点線のボックスで例示されている)。200,200'に関して上述のように、スキュー不良を検出することが可能である。200、200'に関して上述のビット不良及び無カバレージ警告回路要素を含む実施態様とは対照的に、ドリフト不良を検出して、表示するドリフト不良回路要素が含まれている。314,第2の減算器316、及び、メモリ318を含む、許容ドリフトを測定するためのドリフト差回路が含まれている。set1は、第1の減算器206の出力から信号を受け入れる。2の入力、及び、マルチプレクサ314の第1の入力に接続されている。3の入力、及び、マルチプレクサ314の第2の入力に接続されている。kの出力は、マルチプレクサ314の第kの入力に接続されている。全てのラッチ310が、次の遷移事象において刻時される。ikは、第iのまたは現在のサンプルよりkサンプル前から測定されたスキュー値である。