)を表したメモリ318の出力と比較される。ikを超える場合、第2の比較器324によってドリフト不良の検出を表示するドリフト不良信号が発生する。200'及び装置300、300'の粗タイムスタンプ発生器または粗TIA202は、測定出力信号における全ての遷移にタイムスタンプを割り当てる。time-stamp,また、故意にではなくスキップされることがないように保証するため、出力信号は、最小パルス幅よりも多くサンプリングされる。(NRZ)信号を仮定すると、これは、最小のビット周期より多くその信号のサンプリングを実施するのが望ましいということになる。サンプリングが出力信号のビット周期につき少なくとも3回実施されれば、より望ましい。【0087】本発明のさらにもう1つの態様では、粗タイムスタンプ発生装置400が得られる。6A,本明細書において「同期式粗タイムスタンプ発生器」と称される装置400のブロック図が例示されている。図6Aのブロック図は、装置400を実施することが可能な方法の一例である。300、300'で実施可能な、本発明による方法の1つである。粗タイムスタンプ発生装置400には、複数Mのクロック信号によって刻時される複数Mの発生回路が含まれている(ここで、Mは3以上である)。図6Aには、装置400の望ましい複数M=3の発生回路に関する第1、第2、及び、第3の発生回路が例示されている。発生回路には、同じコンポーネントが含まれており、並列に動作する。発生回路については、組み合わせて後述する。(clocked)フリップ・フロップ402、404、406、排他的ORゲート408、410、412、第2のフリップ・フロップ414、416、418、第3のフリップ・フロップ420、422、424、及び、第4のフリップ・フロップ426、428、430が含まれている。各発生回路は、信号入力、クロック入力、及び、発生回路出力を備えている。firstのフリップ・フロップ402、404、406のデータ入力に接続されている。発生回路のクロック入力は、第1のフリップ・フロップ402、404、406及び第2のフリップ・フロップ414、416、418のクロック入力に接続されている。408、410、412の第1の入力に接続されている。08,410,412.排他的ORゲート408、410、412の出力は、第2のフリップ・フロップ414、416、418のデータ入力に接続されている。426,428、430のデータ入力に接続されている。inが、第1、第2、及び、第3の発生回路の信号入力に加えられる。Clk-1,第1の発生回路のクロック入力に加えられる。第2のクロック信号Clk−2が、第2の発生回路のクロック入力に加えられる。第3のクロック信号Clk−3が、第3の発生回路のクロック入力に加えられる。第1のクロック信号Clk−1は、第1の発生回路の第3のフリップ・フロップ420のクロック入力、及び、第2の発生回路の第3のフリップ・フロップ422のクロック入力にも加えられる。第2のクロック信号Clk−2は、第3の発生回路の第3のフリップ・フロップ424のクロック入力にも加えられる。Clk-1は、発生回路のそれぞれの第4のフリップ・フロップ426、428、430のクロック入力にも加えられる。1/3ずつ時間遅延する。1/3だけ、第2のクロック信号Clk−2の立ち上がりエッジに先行している。Clk−2の立ち上がりエッジは、クロック周期の1/3だけ、第3のクロック信号Clk−3の立ち上がりエッジに先行している。6Aに描かれた差し込みボックス440に例示されている。firstの発生回路の第1のフリップ・フロップ402の出力が第3の発生回路の排他的ORゲート412の第2の入力に接続されるように相互接続されている。generatorの第2の入力に接続されている。count32を含む。カウントは、入力信号における遷移に割り当てられるタイムスタンプTSである。generator,第3の入力が第3の発生回路の出力に接続されたORゲート434が含まれている。eventsと呼ばれる出力信号は、ORゲート434の出力によって発生する。【0093】同期式発生装置400には、さらに、チップ・イネーブル入力CEとクロック入力を備えた被刻時レジスタまたはラッチ436が含まれている。Chipイネーブル入力は、ORゲート434の出力に接続され、第1のクロック信号Clk−1は、クロック入力に加えられる。クロック・レジスタ436は、少なくともN+M個のデータ入力とN+M個のデータ出力を備えている。レジスタ436の第1のデータ入力は、第1の発生回路の第4のフリップ・フロップ426の出力に接続されている。430の出力に接続されている。残りのN個の入力は、カウントを桁上げする周期カウンタからのN個の出力線に接続されている。TEは、装置400による遷移の検出を表している。論理「1」はレジスタ436を使用可能にする。使用可能になった後の次のクロック・サイクルにおいて、レジスタ436は、そのN+M個の入力に生じるデータを保持し、それから、保持されたデータをそのN+M個のデータ出力に転送する。第1のクロック信号Clk−1に関連したカウント情報に対応するレジスタ436のN個のデータ出力は、各遷移の検出毎に、1回ずつ更新される。output,「T12」と呼ばれ、第1のクロック信号Clk−1の立ち上がりエッジと第2のクロック信号Clk−2の次の立ち上がりエッジとの間で、遷移が検出されたことを表している。output,「T23」と呼ばれ、第2のクロック信号Clk−2の立ち上がりエッジと第3のクロック信号Clk−3の次の立ち上がりエッジとの間で、遷移が検出されたことを表している。output,「T31」と呼ばれ、第3のクロック信号Clk−3の立ち上がりエッジと第1のクロック信号Clk−1の次の立ち上がりエッジの間で、遷移が検出されたことを表している。inの各遷移にタイムスタンプを割り当てることによって、粗遷移タイムスタンプを生成することが可能である。-1,信号T12、T23、及び、T31を利用して決定することが可能である。T31は、同期式粗遷移タイムスタンプ発生装置400によって生成されるSPTビットに相当する。Clk-1,装置400は、本明細書において「同期式」と称される。【0096】粗タイムスタンプ発生装置のもう1つの実施態様400'は、第1のクロック信号Clk−1、第2のクロック信号Clk−2、及び、第3のクロック信号Clk−3に対して非同期に動作する。generator"と称される装置400'のブロック図が例示されている。400'を実施することが可能な方法の一例である。'202を実施するもう1つの方法である。非同期式粗タイムスタンプ発生装置400'には、入力信号の遷移によって刻時される複数Mの発生回路が含まれている(ここで、Mは3以上である)。input,信号入力において入力信号を受信する。M=3の発生回路の場合、第1、第2、及び、第3の発生回路と、それぞれのクロック信号を備えている。400'の発生回路は、同じコンポーネントを含んでいて、並列に動作するが、以下で述べることにする。458,460、462が含まれている。発生回路のクロック入力は、フリップ・フロップ452、454、456のデータ入力、及び、周期カウンタ458、460、462のクロック入力に接続されている。発生回路の信号入力は、フリップ・フロップ452、454、456のクロック入力に接続されている。474、476、478の第1の入力に接続されている。countビットの出力ワードを周期カウンタ出力から発生する。inの遷移に割り当てられるタイムスタンプTSである。circuit2の出力は、第3の発生回路のANDゲート478の第2の入力に反転して接続される。generatorDゲート474の第2の入力に反転して接続される。第3の発生回路のフリップ・フロップ456の出力は、第2の発生回路のANDゲート476の第2の入力に反転して接続される。firstの出力の逆になる第2の出力を備えるフリップ・フロップ452'、454'、456'(不図示)を利用するといったことを含む、いくつかのアプローチによって実現可能である。inは、発生回路のそれぞれの信号入力に加えられる。above−1、Clk−2、Clk−3は、非同期式タイムスタンプ発生装置400'に用いられる。第1のクロック信号Clk−1は、第1の発生回路のクロック入力に加えられる。Clk−3は、第3の発生回路のクロック入力に加えられる。Clk-2,第3の発生回路の周期カウンタ462は、第3のクロック信号Clk−3における周期数をカウントする。relates,それぞれ、カウンタ458、460、及び、462のそれぞれに関連している。'further,第1の組をなすN個の入力/出力、第2の組をなすN個の入力/出力、及び、第3の組をなすN個の入力/出力に分割される3N個のデータ入力及び3N個のデータ出力を備えた、被刻時レジスタまたは並列ラッチ464が含まれている。inは、クロック入力に加えられ、レジスタ464の刻時に利用される。クロック・サイクル中、レジスタ464は、その3N個の入力に生じるデータを保持し、それから、その3N個のデータ出力に保持されたデータを転送するが、この場合、データは、次のクロック・サイクルまで保持される。第1の発生回路の周期カウンタ458のN個の出力線は、レジスタ464の第1の組をなすN個の入力に接続されている。第2の発生回路の周期カウンタ460のN個の出力線は、レジスタ464の第2の組をなすN個の入力に接続されている。第3の発生回路の周期カウンタ462のN個の出力線は、レジスタ464の第3の組をなすN個の入力に接続されている。'further,第1のNビット並列ANDゲート466、第2のNビット並列ANDゲート468、及び、第3のNビット並列ANDゲート470、及び、3入力Nビット並列ORゲート472が含まれている。Nビット並列ANDゲート466、468、470は、それぞれ、N+1個の入力と、N個の出力を備えている。is「ゲート」入力であり、残りのN入力は、データ入力である。ゲート入力は、それぞれ、発生回路の出力の異なる1つに接続されている。ゲート入力の論理「1」によって、データ入力にあるデータをデータ出力に渡すことが可能になる。ゲート入力の論理「0」によって、データの受け渡しが阻止され、Nのデータ出力が全て強制的に論理「0」状態にされる。3入力Nビット並列ORゲート472は、3組のN入力及びN個の出力を備えている。3入力Nビット並列ORゲート472によって生じる出力論理状態は、3組のN入力の論理「OR」である。3組の入力のそれぞれにおける第1の入力に相当する。466、468、470の可能性のある実現例の1つに関する概略ブロック図が例示されている。NNDゲート492が含まれている。Nのそれぞれの第1の入力に接続される。1の第2の入力に接続される。Nの第2の入力に接続される。ANDゲート466、468、470のNデータ出力の第1の出力に接続される。468,470の第Nのデータ出力に接続される。【0103】図6Dには、3入力Nビット並列ORゲート472の可能性のある実現例の1つに関する概略ブロック図が例示されている。図6Dに例示の3入力Nビット並列ORゲート472には、数量Nの3入力ORゲート494が含まれている。第3の入力に接続されている。1の出力は、3入力Nビット並列ORゲート472のNデータ出力の第1のデータ出力に接続されている。ANDゲート466のNデータ入力に接続されている。レジスタ464の第2の組をなすN出力は、第2のNビット並列ANDゲート468のNデータ入力に接続され、レジスタ464の第3の組をなすN出力は、第3のNビット並列ANDゲート470のNデータ入力に接続されている。第1のNビット並列ANDゲート466のN出力は、3入力Nビット並列ORゲート472の第1の組をなすN入力に接続されている。Nビット並列ORゲート472の第3の組をなすN個の入力に接続されている。【0105】第1のNビット並列ANDゲート466のゲート入力は、第2の発生回路のANDゲート476の出力に接続されている。generatorゲート474の出力に接続されている。'によって発生するタイムスタンプを表す信号TSを伝える。inである信号TEの遷移によって認識することが可能である。generator2は、第1のクロック信号Clk−1の立ち上がりエッジと第2のクロック信号Clk−2の次の立ち上がりエッジの間に生じる遷移の検出を表示する。generator3は、第2のクロック信号Clk−2の立ち上がりエッジと第3のクロック信号Clk−3の次の立ち上がりエッジの間に生じる遷移の検出を表示する。generator1は、第3のクロック信号Clk−3の立ち上がりエッジと第1のクロック信号Clk−1の次の立ち上がりエッジの間に生じる遷移の検出を表示する。従って、非同期式遷移タイムスタンプ発生装置400'の動作は、信号TS、T12、T23、T31、及び、TEで伝送される出力データが、第1、第2、または、第3のクロックに同期しない点を除けば、同期式遷移タイムスタンプ発生装置400の動作と似ている。ほとんどの用途において、同期式遷移タイムスタンプ発生装置400が望ましい。6B3、及び、T31は、同期式発生装置400によって発生するSPTビットに相当する。200,200'、300、300'、400、及び、400'についての解説は、以上の通りである。上述の実施態様は、本発明の原理を明らかにする多くの特定の実施態様のいくつかを例示しただけのものにすぎない。invention.当業者であれば、本発明の範囲を逸脱することなく容易に他の多くの構成を考案することができるのは明らかである。【図1】「1」及び「0」または「高」及び「低」のシーケンスとして表現されるディジタル波形と、遷移タイムスタンプ・シーケンスとして表現されるディジタル波形との二重性を例示した図である。【図2A】本発明の被試験デバイス(DUT)を試験する方法のフローチャートである。【図2B】本発明のタイムスタンプ・シーケンスを利用してタイミング試験を実施する独立した方法のフローチャートである。bitレベル試験を実施する独立した方法のフローチャートである。2A及び2Cの本発明による比較ステップの実施態様の1つに関するフローチャートである。【図3B】ビット不良を検出して、表示する、図2A及び2Cの本発明による比較ステップの実施態様の1つに関するフローチャートである。【図3C】無カバレージ警告を検出して、表示する、図2A及び2Cの本発明による比較ステップの実施態様の1つに関するフローチャートである。2A及び2Cの本発明による比較ステップの実施態様の1つに関するフローチャートである。【図4】本発明に従ってタイムスタンプ・シーケンスを生成し、比較するための装置の概略ブロック図である。【図5】本発明に従ってスキュー不良及びドリフト不良を検出するための装置の概略ブロック図である。【図6A】本発明による同期式粗タイムスタンプ生成装置の概略ブロック図である。【図6B】本発明による非同期式粗タイムスタンプ生成装置の概略ブロック図である。【図6C】図6Bに例示の装置に用いられるNビット幅ゲート制御選択回路の概略ブロック図である。6BR」構造の概略ブロック図である。備えている、請求項1に記載のビット・レベル試験を実施するための装置。含まれる、請求項1または2に記載のビット・レベル試験を実施するための装置。含まれる、請求項1から3のいずれか一項に記載のビット・レベル試験を実施するための装置。maxは、全てのビット間隔に関して一定の値を有するか、あるいは、被試験信号における少なくとも1つのビット間隔に関して異なる値を有する、請求項1から4のいずれか一項に記載の装置。含むドリフト不良検出回路要素がさらに含まれている、請求項1または2に記載のビット・レベル試験を実施するための装置。備えている、請求項6に記載のビット・レベル試験を実施するための装置。備えている、請求項6または7に記載のビット・レベル試験を実施するための装置。output,前記第1のクロック信号Clk−1と同期して更新される、請求項1から8のいずれか一項に記載の装置。備えている、前記被試験デバイスを試験するためのテスト・システムにおいて利用される、請求項1から9のいずれか一項に記載の装置。