[0001]【産業上の利用分野】本発明は、ディジタルラジオ波受信機における等化及び多重路信号の影響の抑圧に使用される適応フィルタリングに係り、特に、ディジタルテレビ信号の受信に使用される適応フィルタリングに関する。[0002]【従来の技術】ディジタルテレビ伝送は、一般的に、順次の動画像を表わすため伝送されるディジタルシンボルの数を減少させるために使用される強力な画像圧縮技術に著しく依存する。前方向エラー補正符号化は、主としてインパルスノイズ又はバーストノイズを抑えるためディジタル信号上で行われる。ビット誤り率(BER)が前方向エラー補正符号化に応答する補正に対し大きくなるまでは、受信したディジタル信号から再現された画像の劣化は、殆ど或いは全く認められることはない。ビット誤り率がエラー補正符号化の能力を越える場合、伝送された画像を再構築する性能に著しい支障が生じ、テレビ受像機は新たな画像情報を再現することができない。information.旨く受信した最後のテレビ画像、又は、旨く受信した最後の数枚のテレビ画像からの外挿に対応する静止画像をビューイングスクリーンに表示する配置を設けることも可能である。上記の静止画像にオーディオは伴わない。without.【0003】画像再現処理は、ビット誤り率が前方向エラー補正符号化の能力を上回るまでは本質的に完全であり、かつ、それを上回った後は、画像再現処理に実質的に完全な支障が生じるので、多重路又は他のチャンネル歪みによるディジタルテレビ受像機への視覚的な影響を示すことは困難である。従って、ディジタルテレビ受像機における多重路歪みの影響は、通常、エラー補正を実施する前のディジタルシンボルにおける誤り率に関し示される。エラー補正が行われる前にディジタルシンボルの誤り率の著しい増加を誘起する程度まで多重路歪みを補償することは非常に望ましい。これは、前方向エラー補正符号化の能力が打破されることに起因して生じる上記画像再現処理の支障の回避に役立つ。overcome.【0004】多重路歪みの生じる伝送チャンネルは、第1の転送特性に従って最初に伝送された信号に応答するタップされた遅延線フィルタとして表わし得る。receiver,一般的に、検出された信号を再ディジタル化する前の搬送波変調の最終的な検出器の出力ポートにあると考えられる。filter,第1の転送特性で乗算する場合に、当該周波数帯域に亘って実質的に均一なグループ遅延と実質的に平らな振幅対周波数特性とを有する積を発生する第2の転送特性を有するチャンネル等化フィルタの中に多重路歪みを伴うディジタル化された応答を通すことによりディジタル受信機で補償し得る。多重路歪みは伝送チャンネル内で時間的に変わりやすく、別の伝送チャンネルの多重路歪み特性は、種々の伝送チャンネルを選択し得るラジオ受信機において異なるので、チャンネル等化フィルタは、通常、そのフィルタリング特性を受信条件に応じて調節することのできる適応フィルタである。conditions.【0005】伝送されたディジタル信号の特性は事前に分かっているので、少なくとも理論的には、かかる特性を多重路検出及び適応チャンネル等化システムに利用することが可能である。種々の問題によりこの方法でチャンネル等化を行なうには限界がある。reproducibly,及び、多重路歪みの抑圧を始める前に多重路歪みの検出と特性化にかかる教師信号を利用することが望ましいことが分かっている。かかる信号をここでは教師信号と呼び、多数の異なる教師、又は、「ゴースト消去基準」信号が特許明細書及び他の技術文献に記載されている。多重路歪みの除去の方法は、残りのテレビ信号と同一の多重路歪みをうけた伝送された教師信号に基づいている。and.受信機のコンピュータは、受信した歪みのある教師信号を調べ、歪みのない教師信号の事前知識を用いて、伝送チャンネルの特性を計算することができる。影響を抑圧するフィルタに必要とされる特性を計算する。314本のデータラインを有し、上記フィールドは、その現れる順に連続的にモジュロー2で番号を付けられている。Sの値を有する4個のシンボルからなるライン同期シンボルグループで始まる。値+Sは最大の正のデータ域よりも1レベル小さく、値−Sは最大の負のデータ域よりも1レベル大きい。データのラインは各々77.7マイクロ秒の間隔であり、約10メガビット/毎秒のシンボルレートに対し1データライン当たり832個のシンボルがある。各データフィールドの最初のラインは、チャンネル等化及び多重路抑圧処理用の教師信号を符号化するフィールド同期シンボルグループである。signal,3個の63サンプルPRシーケンスが後に続く511サンプルの擬似ランダムシーケンス(又は、「PRシーケンス」)である。上記教師信号は、奇数番号の付けられた各データフィールドの最初のラインで第1の論理的規約に従い、偶数番号の付けられた各データフィールドの最初のラインで第2の論理的規約に従って伝送され、上記第1及び第2の論理的規約は互いに1の補数の関係にある。基準シーケンスは分析することができ、チャンネルの特性を定めることができ、適当な等化フィルタを実現することが可能である。flutter)の如くの全ての多重路に対し必ずしも適当という訳ではない。filter,(基準シーケンスのない場合には)受信したシンボル毎に決定論的基準で行うことができる。受信チャンネルを最初に等化させる速度、又は、時間的に変化する多重路に追従する速度を制限する要因は、利用される計算機の処理速度によって決まる。計算機の処理速度を増大させることにより、全ての計算及びフィルタ係数の次の更新の各々が、新たに受けたシンボル、或いは、新たに受けたシンボルの適度に小さいグループで実現される限界まで装置の性能が向上する。improved.【0008】「適応的等化/多重路消去」を実行する方法の幾つかが文献に記載されている。簡潔に言うと、入力信号は等化器のフィルタを介して処理される。フィルタの出力は、所望の出力と「比較」され、ある種のアルゴリズムに基づいてフィルタのパラメータに関する補正が計算されフィルタに適応される。上記の処理は等化したフィルタの出力が「正しく」なるまで連続的に繰り返されるので、多重路の影響は「許容可能」であるとして前述したレベルを越えないよう十分に減衰させられる。"acceptable".関連する計算の本質の理解を助けるため以下に参考に引用する刊行物を挙げる。1]【0011】であることが周知である。上記アルゴリズムは、N個のシンボルのグループに基づいているが、各シンボルに基づいている訳ではない。かかるアルゴリズムは「ブロック最小自乗」と呼ばれる。symbols,周知の最小自乗アルゴリズムと同一の性能を有することが知られている。(上式において添字付きの項は、添字によって示される「巾乗」項ではない。一般項に続く添字は、特定の項の組に対する更なる指数の組であり、各組の特定の項は一般項に続く添字によって示される。式(1)によって示される等化は実時間で行なう必要があるので、標準的な実施例では適当な有限インパルス応答フィルタを使用する等化器を実装する。教師信号を使用して等化が行われる場合に、非有限インパルス応答フィルタは、最大の信号に対し同じ数のタップを有する有限インパルス応答フィルタよりも遅延した多重路の応答を抑圧する。決定論的な等化の場合に、チャンネル等化フィルタの重み付け係数の計算は、多重路の時間的関係に依存、或いは、その関係を示すことのないある考察に厳密に基づいている。非有限インパルス応答フィルタの応答は、本質的に再現性があるので、「機械的な」等化によって誘起されるエラーは持続する傾向があり、計算を継続することによって殆ど除去されることはない。上記の理由によって、本明細書に記載された発明がなされるまでは、決定論的な等化は必ず有限インパルス応答チャンネル等化フィルタを用いる場合だけに使用されている。filter.【0012】本発明がなされるまでは、フィルタ適応の計算は「ディジタル信号プロセッサ」又は「DSP」として周知のマイクロプロセッサの形を使用して行われている。nの値から計算される。kを等化させる補正を計算するため使用される。kは上記補正を使用して更新される。式(4)のパラメータmは補正のシーケンスを示す。kの正しい組への収束が遅い場合には予測された補正の一部分だけを使用することが賢明である。But,予測にエラーがある場合、その結果への影響は最小限になる。データの各組から補正を計算し実行することも望ましい。Instrument)製のケーブル高品位テレビシステムに対し毎秒約5メガシンボルである。x(jk)*であることに注意すべきである。商業的に入手し得るDSPマイクロプロセッサの速度を考えると、全てのデータの組から補正を計算し実施することは実際的ではない。kを計算し等化フィルタの係数を更新するためDSPを使用することが一般的に実際的である。kを計算する処理時間に基づいている。symbol回の積和演算)を行う。これはマイクロプロセッサの処理能力を遙かに越えている。実際上、教師信号の長さと必要とされる計算量は膨大であるので最高速のマイクロプロセッサでさえ等化フィルタの係数の更新レートを制限する。補正を計算するために必要とされる時間は利用可能なDSPの速度に対しかなり長いので決定論的計算でさえ遅い。この不利な条件は、時間的に変わる多重路の制限に直接影響する。time.【0015】本発明は上記従来技術の問題点に鑑み、補正の計算を高速に行うディジタルラジオ受信機の提供を目的とする。[0016]【課題を解決するための手段】ディジタル信号に従って変調された受信搬送波に応答して、ディジタルラジオ受信機は時々不所望な量の多重路歪みをうける変調信号をディジタル形式で再現する。(FIR)フィルタに夫々の入力信号として印加され。上記第1のFIRフィルタは、多重路歪みが抑圧された出力信号を供給するため変調信号に応答する。第2のFIRフィルタは第1のFIRフィルタのタップの重みに対し補正を発生するため上記変調信号に応答し、かかる補正は「ディジタル信号プロセッサ」又は「DSP」として周知のマイクロプロセッサの形で行われるより高速に発生される。ディジタル比較器は第1のFIRフィルタの応答のサンプルを理想的な応答の対応するサンプルと比較し、第2のFIRフィルタに対し更新されたタップの重みを発生する。11により受信される無線周波(R−F)信号を受けるディジタルラジオ受信機10を示す。R-F信号を受けることも可能である。受信機10がR−F信号を受ける厳密な特性は本発明に直接的に関連のある事項ではない。極超短波(UHF)バンドにおける高品位テレビ信号の空中伝送はかなり長い差分的な遅延を伴う多重路に晒されるので、最大で20マイクロ秒の差分的な伝送遅延を伴う多重路を補正するチャンネル等化が商業的に望ましいが、殆どの強力な多重路は5マイクロ秒未満の差分的な伝送遅延を示す。ケーブル放送高品位テレビ信号における多重路は一般的により短い差分的な遅延を有する。各サンプルが約100ナノ秒の間隔を有する毎秒10メガサンプルのサンプルレートを想定すると、有限インパルス応答(FIR)ディジタルフィルタは、最大で20マイクロ秒の差分的な遅延を伴う多重路を補正するため少なくとも200個のタップを必要とする。グランドアライアンス製システムにおいて、シンボルレートは毎秒約10メガシンボルであり、サンプルレートがR倍大きい場合に、FIRフィルタは比例的により多数のタップを必要とする。tapsRフィルタは、例えば、1.44のオーバーサンプリング比Rを持つ。1.44.【0018】受信R−F信号は、中間周波(I−F)信号を最後のI−F増幅器13に供給するチューナ12に供給される。最後のI−F増幅器13の増幅された応答は検出器14に供給され、検出器は、ディジタル信号に従って変調されチューナ12によってI−Fに変換された受信搬送波に応答して変調信号を再現する。かかる変調信号はディジタル信号を符号化するアナログ信号である。いは、同期検出器でもよい。好ましくは、チューナ12は1以上の中間周波(I−F)増幅器を使用する多重変換形である。受信したR−F信号を数ギガヘルツの第1の中間周波に(第1の検出段階で)アップコンバージョンすることは、近傍のチャンネルから所望のチャンネルを選択するため必要とされる表面弾性波(SAW)の構成を容易化するため好ましい。(14)によって検出される。(13)による増幅用に(第3の検出段階で)もう一度ダウンコンバートされ、第3のI−F増幅器の応答は第4の検出器(14)によって検出される。本発明は上記、及び、オートダイン又はホモダイン形の最後の変換を使用する配置、アナログ−ディジタル変換器にI−F増幅器の応答が直接供給され、検出器14がなしで済まされる配置を含む別の形の検出配置と共に使用することが可能である。14によって再現されるアナログ変調信号は、本発明により構成された適応チャンネル等化フィルタ16にディジタル入力信号として印加するためアナログ−ディジタル変換器15によりディジタル化される。上記ディジタル入力信号は、受信搬送波を変調するディジタル信号を表わすが、殆どのディジタル伝送系統において受信搬送波を変調するディジタル信号と同じではないことに注意すべきである。適応チャンネル等化フィルタ16は、その構成部品として、調節可能なタップの重みを有し、フィルタ16からの出力信号として供給される応答を発生するためフィルタ16に供給されたディジタル入力信号に応答するNタップの第1のFIRフィルタを含む。FIRフィルタのタップの重みの調節を計算する際に使用されるNタップの第2のFIRフィルタを更に含む。フィルタ16からの出力信号は従来技術において一般的に周知の形の一つをとることができるシンボル再現回路17にディジタル入力信号として供給される。シンボル再現回路17は、受信搬送波を変調するディジタル信号にエラーをうけるディジタル情報を再現する。装置17から供給されるディジタル情報のデータ形式は、幾つかのシステムにおいて受信搬送波を変調するディジタル信号のデータ形式と一致していてもよく、或いは、そのデータ形式は異なっていてもよい。different.【0021】典型的に、シンボル再現回路17から供給されるディジタル情報は、インターリーブ形式のシンボルストリームであり、入力信号としてデインターリーブ器18に供給される。デインターリーブ器18からのデインターリーブされたシンボルストリームは、シンボルストリームに含まれるエラー補正符号に応じてシンボルストリームのエラーを補正するエラー補正回路19に供給される。エラー補正回路19はその出力信号として非冗長シンボルストリームを供給する。かかる非冗長シンボルストリームは、回路19が入力として受ける冗長シンボルストリームのエラーレートが、その信号のエラー補正符号のエラー補正能力を越えない限り、伝送のため始めに供給されたディジタル情報を再現する。高品位テレビジョンセットにおいて、エラー補正回路19から供給されるディジタルデータは、ビデオ信号再構成回路及びオーディオ信号再構成回路に印加するデータのパケットを分離する上記組の一部分に各パケットのヘッダ符号に従って供給される。supplied.【0022】クロック発生器20はディジタルラジオ受信機10の必要な部分である。20は、ディジタルサンプルが上記素子の相互の縦続接続の通過のタイミングを図るため「サンプル」クロックと呼ばれる1のクロック信号を素子15−19に供給するVCO(電圧制御発振器)201を含む。第1のクロック信号は本明細書で「第1のクロック周波数」と呼ぶレートで発生され、2の整数巾乗倍のシンボルクロックレートを生成するのに都合がよい。AFPC(自動周波数及び位相制御)回路202はVCO201の制御信号を供給する。+Sの値を有する4個のシンボルからなるデータライン同期符号グループの各々の出現を検出する。LINESYNC(ライン同期)パルスは上記符号グループの各々の出現に応じて発生され、かかるLINESYNCパルスは入力信号として自動周波数及び位相制御回路202に供給される。AFPC回路202に印加するAFPCフィードバック信号を発生する分周動作において、ライン当たりサンプルカウンタ204は、VCO021から供給される第1のクロック周波数のサイクル数をカウントし、上記カウントがデータラインに発生すべきサンプル数に達する毎にオーバーフローパルスを発生する。loopCO201にエラー信号として印加される。CO201.【0023】図1に明示していないが、AFPCループの位相ロックが再確立される毎に、VCO201からアナログ−ディジタル変換器15に供給される第1のクロック信号の僅かな位相調整を行うために使用される回路がある。かかる回路はディジタル化時に行われるサンプリングを調整するので、シンボル間エラーを最小限に抑える最良の時間的な配置にある。上記回路の制御信号と、最後のIF増幅器13の利得を調整する自動利得制御(AGC)信号は、シンボル再現回路17の適当な検出回路によって発生することができる。UPCOUNT(アップカウント)信号を発生するため第1のクロック信号における変化を循環的にカウントするカウンタ205を更に有し、上記UPCOUNT信号は適応チャンネル等化フィルタ16に供給される。206は、第2のクロック信号を発生するためN−1の値に達するUPCOUNT信号に応答する。207は、第3のクロック信号を発生するためL+2N−1の値に達するUPCOUNT信号に応答する。208は、カウンタ205の次のカウントを強制的に0にするため2L+2N−1の値に達するUPCOUNT信号に応答する。従って、第2及び第3のクロック信号は、第1のクロック周波数の(2L+2N)番目の約数である第2のクロック周波数の異なる整相で発生される。ディジタル回路に精通している者により認められる如く、第1、第2及び第3のクロック信号は、クロック発生器20の種々の設計において単相又は複相のパルス信号として供給される。SYMBOL-PER-LINE-COUNT(ライン当たりのシンボル数)を与える。203NCパルス)は、データラインカウンタ210によってカウントされ、DATA−LINE−COUNT(データライン数)を発生するため628までカウントし1なる初期のカウントに戻る。FIELDSYNC(フィールド同期)パルスを発生するため1又は315であるときを検出する復号化回路を含むフィールド同期検出器211に入力信号として供給される。SYMBOL-PER-LINE-COUNT及びDATA−LINE−COUNTは、そこに含まれるRAM(ランダムアクセスメモリ)をアドレス指定する際に使用されるデインターリーブ器18に供給される。DATA-FIELD-COUNT(データフィールド数)であり、最下位ビットがフィールド当たりのラインをカウントする。これによってデインターリーブ器18の設計が簡単化される。byは、受信した伝送内のデータに同期させる必要がある。load)するため第1のリセット信号に応答し、314のカウントをそのカウンタ段にジャムロードするため第2のリセット信号に応答するよう設計される。204ER−LINE−COUNTは、偶数番号を付けられた各フィールドの最初のデータのライン(データフレーム内のライン315)当たりにある連続的なPRシーケンスを含むデータラインを記憶する読み出し専用メモリ(ROM)212にアドレス指定として印加される。かかるデータのラインはROM212から積和プロセッサ213にそこへの被乗数入力として再現的に読み出される。プロセッサ213は乗数入力としてチャンネル等化フィルタ16の応答を受ける。2重閾値検出器214に印加する累算された出力信号を発生するため乗算結果を累算する。LINESYNC(ライン同期)パルスに応じて各データラインの先頭でゼロにリセットされる。213からの累算され出力信号は、ROM212から再現的に読み出されたデータのラインとは強く相関していないか、或いは、強く逆相関しているので、殆どのデータのラインに対し振幅が小さい。213,かかる信号は2重閾値検出器214の正の閾値を上回るのに十分な大きさの振幅を有する。214は、カウンタ210のカウンタ段に263カウントをジャムロードさせるカウンタ210への第1のリセット信号を供給するため上昇させられた上記正の閾値に応答する。奇数番号の付けられたフィールドの最初のデータラインは、ROM212から再現的に読み出されたデータのラインと強く逆相関し、プロセッサ213から負極性の累算された出力信号を生じさせ、かかる信号は上記2重閾値検出器214の負の閾値を下回るのに十分な大きさの振幅を有する。2重閾値検出器214は、カウンタ210のカウンタ段にゼロカウントをジャムロードさせるカウンタ210への第1のリセット信号を供給するため降下させられたかかる負の閾値に応答する。210.【0027】図2の系統線図は、チャンネル等化フィルタ16の一般的な構成を示す図であり、その中の第1のFIRフィルタ31と第2のFIRフィルタ32は、カリフォルニア州サンタクララのゾラン(ZORAN)社により製造される288タップのZR33288型ビデオレートディジタルフィルタの如くの規格品のビデオレートディジタルフィルタであってもよい点で本発明の好ましい一実施例である。図3は図2のチャンネル等化フィルタ構造の初期化動作の完了後に起こる通常動作時の動作シーケンスのタイミングチャートである。時間横座標の測定はカウンタ205からのUPCOUNTの条件に従ってモジュロー(2L+2N)に基づいて行われる。2N).【0028】フィルタ31及び32は、以下ではNタップのフィルタであるとしてより一般的に説明する。アナログ−ディジタル変換器15からの直接的な接続は、第1のFIRフィルタ31の入力ポートに変調信号のディジタルサンプルを連続的に印加する。314,後処理レジスタ315と、N個のディジタルレジスタの別のバンク316とを含む。2N-1)カウントに進む時間の間にゼロから(N−1)に増加するアドレスによって順次にアドレス指定される。207は、図3の波形(a)に示す如く、第3のクロック信号を発生する。316で使用される重みを供給する「作動中(working)」係数レジスタのバンク313の対応するレジスタに並列に転送する。N)を発生するため遅延線33で更なるLサンプルが遅延させられる。遅延線33はクロック制御形のディジタル遅延線が好ましい。preferable.【0029】図5に詳細に示される第2のFIRフィルタの構造及び内部動作は、第1のFIRフィルタの構造及び内部動作と類似している。フィルタ32はNタップの遅延線321と、重み付き合計器322と、N個のディジタルレジスタのバンク323と、ディジタル加算器324と、後処理レジスタ325と、N個のディジタルレジスタの別のバンク326とを含む。遅延線311及び312の各々のNタップは、多重並列ビット、(N−1)段のシフトレジスタ、8個の並列ビットのNタップの遅延線を使用する上記ZR33288型ビデオレートディジタルフィルタとして実現し得る。count,図1のデコーダ206は図3の波形(e)に示す如くの第2のクロック信号を発生する。instruction,「裏の」係数レジスタのバンク326の夫々の内容を重み付き合計器322で使用される重みを供給する「作動中」係数レジスタのバンク323の対応するレジスタに並列に転送する。326は、第2のFIRフィルタ32の次の更新タップの重みを一時的に記憶する手段を提供する、次の更新タップの重みが順次に作成され、次いで、かかる次の更新タップの重みが更新タップの重みとして「作動中」係数レジスタのバンク323の夫々に印加され、これにより、Nタップの第2のFIRフィルタ32のタップの重みの周期的な更新の1回が実現される。realized.【0030】フィルタ係数に変化があった後、FIRフィルタ31及び32の各々は、新しい係数が印加された応答が現われる前にLサンプル周期の遅れを示す。かかる遅れは、フィルタのディジタル加算器と後処理レジスタとを通る伝播遅延によって生じる。ZR33288において、上記遅れは8サンプル周期である。coefficients2の応答中の上記遅れは、フィルタ16の回路に適度な補償遅延を必要とするので、データ及びフィルタ係数は、フィルタ31及び32の両方で適度な時間的配置にある。above,次いで、式(3)による計算を実行する場合に得られるのと同じ結果を与える処理によってその応答Δの計算を実行する際にフィルタ32で使用することができる。(g)-(L+N)を提供するため遅延させられる。式(2)による計算は、ディジタル減算器34によって実現され、応答yから最良評価発生器35により供給される真の値である最良の評価dを減算し、これにより、フィルタ32の更新されたフィルタ係数eを発生する。312をクリアするためLサンプルの時間で遅延される。31の裏の係数レジスタのバンク316を更新する際に使用されるΔのサンプルを発生し始める前に、余分なNサンプルの時間を要する。上記Δのサンプルは、図1のカウンタ205からのUPCOUNTが(L+N)カウントから(L+2N−1)カウントに進む時間の間に図3の波形(g)に示す如く供給されるL個のサンプルの潜伏期間後に、フィルタ32から現われる。2N−1)カウントに進む時間の間に式(4)の計算を実行する係数累算レジスタのバンク37にΔのサンプルの一部をμΔのサンプルとして供給する。+μΔのサンプルは、それらが係数累算レジスタのバンク37により順次に発生されるときに、「裏の」係数レジスタのバンク316に書き込まれる。図1のカウンタ205からのUPCOUNTは被減数入力信号(L+2N−1)から減算されるよう減数入力信号として図2のディジタル減算器38に供給され、これにより、係数累算レジスタのバンク37にあるレジスタを選択的にアドレス指定するため使用される差分信号を生成する。(N-1)からゼロに減少する。2N−1)カウントに進む時間の間に順次のアドレス指定が(N−1)からゼロに減少する際に、「裏の」係数レジスタのバンク316に印加される。係数累算レジスタのバンク37内のアドレスデコーダは、(L+N)から(L+2N−1)までの範囲にあるUPCOUNTだけに応答して更新し、かつ、読み出すレジスタを選択する。back."係数レジスタのバンク316にある対応するレジスタは並列的に選択される。37は、上記第1のFIRフィルタを一時的に記憶し、補正が生成されるときにその補正をそこに累算する手段を提供する。register13に並列に転送する。1Tは被減数入力信号(N−1)から減算されるよう減数入力信号として図2のディジタル減算器に供給され、これにより、差分信号を生成する。(N-1)からゼロに減少する際に、「裏の」係数レジスタのバンク326に印加される。フィルタ32の「裏の」係数レジスタのバンク326の順次のアドレス指定は、フィルタ31の「裏の」係数レジスタのバンク316の順次のアドレス指定と比べて逆順であることに注意すべきである。(1)既に、FIRフィルタのコンボリューション処理によって実現するのに適した形をなしている。その理由は、合計のインデックスxが増加するにつれて、xの項のインデックス(n−k)は減少しサンプルを時間的にさらに戻して置くからである。式(3)は、FIRフィルタのコンボリューション処理によって実現するのに適した形ではない。その理由は、合計のインデックスjが増加する際にxの項のインデックス(j−k)も増加し、サンプルを時間的に先に進めるからである。time.【0033】本発明の他の実施例において、xのサンプルをメモリに記憶するよう配置を作成し、インデックスjは式(3)に従って時間的に遡るサンプルに対し増加するeの項のカーネルを有するFIRフィルタに逆の時間的シーケンスで読み込むことが可能である。FIRフィルタ31の重み付け係数に対する補正は、0からN−1に増加するアドレス指定の順序で生成される。FIRフィルタ32の入力ポートに逆の時間的シーケンスで印加するのではなく、図2に示す本発明の好ましい実施例によれば、第2のFIRフィルタ32で等価な計算が行われ、FIRフィルタのカーネルは逆転され、xの項は通常の時間的順序でフィルタに供給することができる。FIRフィルタ32はeの項のカーネルを有するよう配置され、インデックスjは時間的に遡るサンプルに対し減少する。これによって、より多くのパイプラインフローが計算中に許容され、変調信号のディジタルサンプルを第2のFIRフィルタ32の入力ポートに印加する手段は遅延によって簡単に提供される。kのサンプルの計算を実現するためx入力サンプルを時間的に適切に置くのに必要とされる記憶領域の大部分を提供するために利用することができる。フィルタ32によって実際に実行される計算は、以下の式(5)により記載される形の計算である。2]【0036】式(5)はFIRフィルタのコンボリューション処理による実現に適当な形である。that,以下の式を適用して式(5)を書き換えることによって認められる。図4はディジタルラジオ受信機が電源投入された直後の初期化動作中、或いは、チューニングが変えられた直後の再初期化動作中にそのフィルタ係数のより高速な調節を提供するフィルタ31の接続の詳細を示す図である。DSP(ディジタル信号プロセッサ)40は、本発明の高速更新回路が上記のフィルタ係数の更なる調節を引き継ぐ前に、従来技術の実施例において行われるのと実質的に同様に第1のFIRフィルタ31のフィルタ係数を計算する。上記のマイクロプロセッサ40を最初に伝送チャンネルのDFT(離散フーリエ変換)を計算し、次いで、上記DFTの補数を計算するために使用することは不可欠ではないが有利である。上記相補的なDFTの項はその初期フィルタ係数として第1のFIRフィルタ31に印加される。ティジタル信号プロセッサ40は、反復計算法よりも高速な初期化を行う。again,これにより、DSP40のプログラムシーケンサに対し起動信号を発生する回路は従来からあるものであり、図には明示していない。上記起動信号は、DSP40がフィルタ係数の初期の組をフィルタ31にロードする条件を与え、その係数はフィルタがL+(N/2)サンプルの遅延を伴う平坦な周波数応答を有する条件である。上記のローディングは先にフィルタ31にフィルタ係数の組をロードする場合に説明したのと同様の処理によって行われ、同時に、本発明の高速更新回路が上記フィルタ係数の更なる調節を引き継ぐ。DSP40はVCO201によって発生された第1のクロック信号と、フィールド同期検出器211によって発生されたFIELDSYNC(フィールド同期)信号を供給される。DATA-LINE-COUNT(データライン数)の最下位ビットを更に供給することが可能である。FIELDSYNC信号から開始する。211によってそこに供給されたFIELDSYNCパルスに従って選択された時間の間にフィルタ31の出力信号を受けるため接続された入力ポートを有する。DATA-LINE-COUNTの最下位ビットに応じて前の累算結果に加算又は減算される。上記累算は適度に良いSN(信号対雑音)比を有する二つの順次のPRシーケンスを含む平均化されたデータのラインを発生するため16フィールドに亘って行われることが好ましいが、上記PRシーケンスはゴーストを含み易い。DSP40は、平均化されたデータの一のラインのDFTを計算し、事前にゴーストを含まないことが分かっているDSP40に関連する読み出し専用メモリに記憶された平均化されたデータの別のラインのDFTで上記のラインを項毎に分割する。DSP40は、次いで、伝送チャンネルの逆DFTを計算し、フィルタ31のフィルタ係数として使用すべくその項を供給する。term71の第1の入力ポートに順次に供給する。termDRESS(ラムアドレス)アドレス信号を更に計算し、かかる夫々のRAMADDRESSアドレス信号は、アドレスマルチプレクサ41の第1の入力ポートに供給される。timesOUT信号は論理的ゼロである。P40DDRESS信号を再現することを条件付ける。アドレスマルチプレクサ41の出力で拡張されたアドレスは「前の」係数レジスタのバンク372に印加される。拡張されたアドレスが「有効な」アドレスである場合、即ち、DSP40からのRAMADDRESS信号に一致する場合に、「前の」係数レジスタのバンク372の一つは、読み出し及び引き続く再書込みのため選択される。拡張されたアドレスが許容可能な範囲の外側の「無効な」アドレスである場合に、「前の」係数レジスタのバンク372は読み出し又は書込みのために選択されることはない。フィルタ31の裏の係数レジスタのバンク316は、裏の係数レジスタの一つを書込み用に選択するためアドレスマルチプレクサ41の出力から拡張されたアドレスの一部を受ける。"effective"アドレスである場合だけ書込み許可信号をレジスタのバンク316に与えるよう復号化してもよい。DSP40からその第1の入力ポートに受けられたフィルタ係数項を再現することを条件付け、かかる項はマルチプレクサ371の出力ポートから書込み入力信号として「前の」係数レジスタのバンク372と、フィルタ31の「裏の」係数レジスタのバンク316に印加される。書込み時にバンク316及び372のレジスタはアドレスマルチプレクサ41から出力信号として供給されるアドレスに従って選択される。バンク316及び372の対応するレジスタの対はマルチプレクサ41の出力信号によって書き込まれるため同一のアドレスを有する。制御信号が1である場合にマルチプレクサ371の出力信号に再現されるDSP40からのフィルタ係数項は、「裏の」フィルタ係数として「裏の」フィルタ係数レジスタのバンク316の夫々に書き込まれ、「前の」フィルタ係数として「前の」係数レジスタのバンク372の夫々に更に書き込まれる。かかる書込みの実行後、初期化(又は、再初期化)処理が完了する。completed.【0043】上記の初期化(又は、再初期化)の他の処理を使用し、本発明の高速更新回路が上記フィルタ係数の更なる調整を引き継ぐ前に、ディジタル信号プロセッサ40がフィルタ31のフィルタ係数を決定するためにDFT計算ではなく逐次近似法を使用してもよい。チャンネルが最後に調べられたときのチャンネル等化フィルタの係数に基づいてチャンネルに対し予測されるチャンネル等化フィルタの係数をメモリに記憶する配置を使用してもよい。DSP40からのLOADOUT信号は論理ゼロになる。zero.後縁検出器42(正論理の規約に従い論理1は論理ゼロよりも正の方にあることを想定し、この検出器は立ち下がりエッジの検出器である。)は、論理1のパルスを発生するためかかる変化を検出する。207の第3のクロック信号の発生を誘起する。第3のクロック信号は、バンク316内の「裏の」係数レジスタの内容をバンク313内の対応する「作動中」係数レジスタに並列的に転送することを指令する係数転送信号としてフィルタ31に印加される。従って、本発明の高速更新回路は休止することなく、DSP40がフィルタ係数を決定する初期化(又は、再初期化)処理を終了する直後に始まるフィルタ係数の更なる調整を引き継ぐ。port9からの差分信号を再現することを条件付ける。coefficient3からその第2の入力ポートに受けた項をその出力ポートで再現することを条件付ける。k係数を一時的に記憶する。k項によって増加させられるよう加算器373への第1の加数入力信号として読み出され、これにより、式(4)による計算が実現される。373は共に、図2に示す係数累算レジスタのバンク37の一実施例を構成する。k係数の適応的な補正は、前述の如く、フィルタ32によって行われる計算に基づいている。32.【0046】式(1)による計算は、図4のNタップのフィルタ31においてサンプリングレート、或いは、第1のクロック周波数で連続的に行う必要がある。Nタップフィルタ31のフィルタ係数はより頻度の少ないレートで更新される。313の更新は図3の波形(a)に示す第3のクロック信号の1のパルス送出に応じて行われる。(c)に示される如く、入力信号xの一つのNサンプル長のブロックに関してのみ考慮している。0NT=(N−1)までに及ぶ間隔の間でLサンプル周期後にフィルタ31から現われ始める。up.【0047】再度図4を参照するに、Nタップの遅延線311はその入力ポートに入力信号xを受け、時間的に並行して重み付き合計器312に印加するため入力信号のN個の順次に受けられたサンプルをN個の出力タップに供給する。重み付き合計器312は、実際的に、上記入力信号のサンプルの各々をディジタルレジスタのバンク313から供給されたフィルタの夫々の「作動中」係数で乗算し、加算器314に第1の加数信号として供給される重み付け合計を生成するため得られた積を加算する。加算器314はフィルタのタップの数をN増加させるためその種の別のものに縦続された加算器を実現するZR33288に含まれ、その特徴はチャンネル等化フィルタを実現するためには必要ないと想定される。従って、加算器314はワイヤード算術的ゼロを第2の加数信号として供給されていると想定され、これにより、合計出力信号はその第1の加数信号を複製するため加算器314によって後処理レジスタ315に供給される。26の出力信号yを供給し、ビット位置の制限を除いては、重み付き合計器312から供給された重み付き合計を再現する。312.【0048】UPCOUNT=0で現われ始める出力応答yは、ディジタル減算器34の被減数入力信号を供給する。減算器34は、被減数入力信号の真の値の最良の評価dである減数入力信号をマルチプレクサ43の出力ポートから受ける。減算器34は、出力応答yを最良の評価dと比較するディジタル比較器として機能し、多重路受信を抑圧する如くのものではないフィルタ31のフィルタ係数により出力応答yのエラーの評価を生成する。k係数に対する補正を計算するためそのxのサンプルから生成される。1によって発生されるFIELDSYNC信号で制御される。43−45とからなる。3-45.【0049】FIELDSYNC信号が1である場合に、データラインはフィールドの最初のラインであることを示し、マルチプレクサ43はその第1の入力信号をその出力信号dとして再現する。マルチプレクサ43に対する第1の入力信号はXOR(排他的論理和)ゲート44の応答である。1の入力信号としてDATA−LINE−COUNTの最下位ビットを受ける。ROM212から再現的に読み出されるデータのラインは、315番目のデータライン毎にPR(擬似ランダム)シーケンスを含み、第2の入力信号としてXORゲート44に供給される。奇数番号の付けられたフィールドの最初のラインの間に、XORゲート44はROM212から読み出されたデータのラインを補い、信号dを生成する。ROM212から読み出されたデータのラインを変えることなく再現し、これにより、信号dを発生する。d.【0050】FIELDSYNC信号がゼロである場合に、データラインはフィールドの最初のラインではないことを示し、マルチプレクサ43はその第2の入力信号をその出力信号dとして再現する。43に対する第2の入力信号は、y信号の量子化器45によって供給される。45はシンボル再現回路17の構成部品であってもよい。0OUNT=(N−1)までの周期の間にフィルタ32の更新されたフィルタ係数を供給する。UPCOUNT=(N−1)に到達し、信号eのN個のサンプルの完全な組が発生された直後に生じる。アナログ−ディジタル変換器15からの入力信号xは、そのサンプルが信号eの上記の完全な組と適切な一時的な配置に置かれるよう(L+N)のサンプル周期で遅延させるべきである。15,フィルタ31のNタップの遅延線311においてNサンプルの周期で遅延し、図3の波形(f)に示される適切に遅延した入力信号をフィルタ32に印加するためクロック制御形の遅延ライン33において付加的なLサンプルの周期で遅延される。図4に示されるクロック制御形の遅延線33は、第1のクロック信号でクロック制御形のL段のシフトレジスタだけからなる。signal.【0052】図4に示す減算器からの信号eは、図5に詳細に示されるFIRフィルタ32のフィルタ係数を更新するため使用される。0=(N−1)までに及ぶ間隔の間に減算器34からの差分出力信号として供給されるeの係数でサンプル周期当たり一つのレジスタが書き込まれる。1のクロック発生器20のカウンタ205によって供給されるUPCOUNTを減算する。N個のディジタルレジスタのバンク326の対応する「裏の」係数レジスタから読み出すことにより並列的にロードされる更新された係数によって書き直される。UPCOUNT=(N−1)の到達の直後に生じる。かかるローディング処理後のN個のディジタルレジスタのバンク326の如何なる書き直しも、UPCOUNTがNから(2L+2N−1)に進む間は、動作に無関係である。up21の入力ポートに印加される。321は、その入力信号のNの順次に受けられたサンプルを重み付き合計器322に時間的に並列的に印加するためその出力タップに供給する。サンプルの各々をディジタルレジスタのバンク323から供給されたフィルタリングの夫々の「作動中」係数で乗算し、加算器324に第1の加数信号として供給される重み付け合計を生成するため得られた積を加算する。後処理レジスタ325は出力信号Δを供給し、ビット位置の制限を除いては、重み付き合計器322から供給された重み付き合計を再現する。sampleOUNT=(L+2N−1)で終わる。2N-1).【0054】出力信号Δは、図5に示す計数器36において倍率μによって増減される。計数器36は単にビット位置シフタとすることができるので倍率μは2進の数であることが好ましい。μの値はチャンネル等化アルゴリズムの所望の収束速度と、付随するノイズのトレードオフに基づいて選択される。-10のオーダ程度である。-10のオーダ程度である倍率μによりΔをスケーリングする。field信号が論理的1である場合に、チャンネル等化の目的で供給された教師信号が存在することが示され、電気的に制御されたビット位置シフタは大きな倍率μでΔをスケーリングし、かくして、チャンネル等化アルゴリズムの速度が早まる。教師信号から生じる評価dは、非常にノイズの多い受信条件下を除いてエラーが生じやすいということはないので、上記の方法は実行可能である。Wkの値に著しい影響を与えることが妨げられる。計数器36内の電気的に制御されるビット位置シフタの電気的な制御信号を発生する際にFIELDSYNC信号の何らかの処理が必要であり、その処理にはx入力信号に対するフィルタ32の出力信号(2L+N)サンプルの遅延の遅延補償が含まれることを当業者は理解するであろう。4に示される累算器37の加算器373に第2の加数入力信号として供給される。kフィルタ係数に対し行われるべき適応的補正を示す。μΔの順次のサンプルによって増加される。kの係数は、読み出し書込み動作中にその読み出しの直後に「前の」係数レジスタのバンク372の夫々に直列的に書き込まれ、フィルタ31の「裏の」係数レジスタのバンク316の夫々に直列的に書き込まれる。(N-1)からゼロに減少するアドレスマルチプレクサ41の出力信号の下位ビットによってアドレス指定される。2N-1)OUNTによって供給された減数信号に応答して供給された減算器38からの差分信号を再現する間に減少する。2N−1)までの範囲にある時間の間に「前の」係数レジスタのバンク372に対しその書込みを許可する「有効な」アドレスを示すものである。図3の波形(a)に示す如く、デコーダ207は第3のクロック信号を発生する。第3のクロック信号は、係数転送信号としてフィルタ31に印加され、バンク316内のレジスタの内容をバンク313内の対応するレジスタに並列的に転送することを指令し、FIRフィルタ31の「作動中」係数レジスタのバンク316の内容の最初の更新を完了する。上記レジスタの内容を更新する次のサイクルは、Lサンプル時間の後に始まり、そのとき、デコーダ208はカウンタ205をゼロのUPCOUNTにリセットし、(2L+2N−1)のUPCOUNTの後に続く。上記の次の更新中の動作は最初の更新中の動作と同様である。update.【0056】上述の回路の他の例では、受信機の電源投入後の始動時にDSP40は使用されることがなく、或いは、チャンネルの再チューニング計算は事前に分かっている値を有するxサンプル、即ち、フィールド同期間隔と、場合によってはライン同期間隔も生ずるxサンプルのみに基づいている。計数器36は、次いで、チャンネル等化フィルタの係数の始動時計算を早めるためより低い減衰率(即ち、より大きいμ)で動作する。ZR33288のままか、或いは、同様の商品の形である。205のカウントよりも僅かに高い値を復号化する。他の例では、フィルタ31及び32のフィルタリングカーネルは、クロック制御された遅延33の必要性を回避するため8サンプル程度に縮小してもよい。ZR33288の如くの既製のビデオレートディジタルフィルタを使用するのではなく、1以上のカスタムモノリシック集積回路の領域内に構成することが可能である。325を省いて計数器36に直接的に書き込むことが可能である。registerの加算入力を供給することが可能であるので、N個の「前の」係数レジスタのバンク372はなしで済ましてもよい。isカスタム化された第2のFIRフィルタ32において逆にすることができるので、書込み中の「裏の」係数レジスタのアドレス指定は本質的に減少するのではなく増加する。生成された直後に、順次に第1のFIRフィルタ31の重み付け係数に対する補正を累算し、補正された第1のFIRフィルタの重み付け係数を「作動中」係数レジスタのバンク313に並列的に転送するまで一時的に記憶することは非常に利点がある。FIRフィルタの重み付け係数に対し補正を一時的に記憶し、並列的な更新中に「作動中」係数レジスタのバンク313の対応する一つの前の内容に上記補正を加算する配置は実現できない。326は、順次のシフト演算によってロードされるレジスタのバンクに置き換えることが可能であり、かかる本発明の他の実施例は、上述の好ましい実施例と明らかに等価であると考えられる。above.【0059】グランドアライアンスのシステム用に設計されたディジタルラジオ受信機10に使用されるデータライン同期検出器203の一つの現可能な構成の詳細を図に示す。チャンネル等化フィルタ16の応答は、シンボルラッチ51、52及び53の縦続接続に供給される。チャンネル等化フィルタ16の応答は、被減数入力信号としてディジタル減算器54に更に供給され、かかるディジタル減算器54はシンポルラッチ51から減数入力信号を受ける。シンボルラッチ52は減数入力信号をシンボルラッチ53から被減数入力信号を受けるディジタル減算器55に供給する。ディジタル加算器56は減算器54及び55の差分出力信号を合計する。加算器56から得られた合計の信号はウィンドウ検出器57に供給され、ウィンドウ検出器57は加算器56からの合計出力が他の符号グループではなく、データライン同期符号をより良く示す範囲にある場合に限り出力1を供給し、それ以外の場合には出力ゼロを供給する。素子51−56はデータライン同期符号グループの相関器として機能する。groups.【0060】データライン同期パルスが誤って生成されるか、或いは、抜ける可能性を低減するため、ウィンドウ検出器57の応答は1データライン間隔に数個のタップ(例えば、8、12又は16)を有するタップされたディジタル遅延線58に供給される。ディジタル加算器の夫々の配列からなる平均化器59は、タップ形ディジタル遅延線58のタップの応答を平均化し、その結果を更なる閾値検出器60に供給する。58のタップの応答の少なくとも幾分大きい部分に応答するよう設定される。58のタップ応答の部分が1よりも小さい場合に、閾値検出器60はその応答としてゼロを供給する。AFPC回路202に供給するため使用される。閾値検出器60の応答は図1のデータラインカウンタ210によるカウント入力として、適当な時間でそのカウントを進めることに失敗した場合のライン当たりサンプルカウンタ204によるカウントリセットとして使用される。time.【0061】DSPでより高速に計算を実行することを助けるために、フィルタ係数に対する僅かな補正が、新しいサンプルの組がN個のフィルタ係数の各々の次の更新の基礎として集められるまで保留されることは周知である。trend,フィルタ係数に対する補正が十分に漸次的なステップで行われることに基づいている。discontinuitiesフィルタ32を用いて行われる。第1のFIRフィルタ31の更新された係数は、(L+N)サンプルの間隔中に発生され、この間隔は(L+N)サンプルの付随的な間隔で隔離され、その付随的な間隔中、第2のFIRフィルタ32は第1のFIRフィルタ31の更新される係数の計算を行わない。FIRフィルタ係数に対する補正が「付随的な」間隔中にも計算されるならば、補正の適用が延期されていると見なし得る。FIRフィルタ32が第1のFIRフィルタ31の更新される係数を「付随的な」間隔中に計算する本発明の好ましい一実施例を示す。計算は式(4)の代わりに以下の式を使用して進められる。4]【0065】第1のFIRフィルタ31の係数に対する補正は、FIRフィルタ応答がその応答のあるべき最良の評価から逸脱するのを判定する際に前の重み付け係数を使用することにより導入される不正確さが他の場合に比べて通常かなり小さくなり易いように十分に漸次的なステップで行われる。100,適応チャンネル等化フィルタ106とクロック信号発生器200が適応チャンネル等化フィルタ16とクロック信号発生器20を置換している点で図1のディジタルラジオ受信機10とは異なる。200;少なくとも(2L+2N−1)までカウントすることができ、(L+2N−1)にジャムロードすることができるカウンタ205も同様に省かれる。'を発生するため少なくとも(L+N−1)までカウントすることができる。UPCOUNT'を復号化する。カウンタ105のリセット入力に印加されるORゲート109の応答は、次の第1のクロック信号時にUPCOUNT'をゼロ初期値にリセットする。value.【0066】チャンネル等化フィルタ106は、互いに一致し、デコーダ108の出力信号によって出力される第2及び第3のクロック信号を使用する。チャンネル等化フィルタ106は、DSP40がフィルタ係数の初期化を終了するときを検出する図4の後縁検出器42を含む。completedT'出力をゼロ初期値にリセットするため、第2の入力信号としてORゲート109に供給される。signal.【0067】図8はチャンネル等化フィルタ106の大凡の詳細を示し、チャンネル等化フィルタ16の大凡の詳細を示す図2と略同様である。designationと、第2のFIRフィルタ32の裏の係数レジスタのバンク326の両方に供給する。減算器380は減数入力信号としてUPCOUNT'を受け、被減数入力信号としてワイアード(L+N−1)を受ける。ディジタル減算器380からの差分出力信号は、係数累算レジスタのバンク37のアドレス入力にも直接印加される。Lを下回るUPCOUNT'信号の値は無効なアドレスを発生する。減算器390は、UPCOUNT'信号をLから減算し、その差分の符号ビットは、書込み許可信号を係数累算レジスタのバンク37(必要があれば、裏の係数レジスタのバンク316及び326)に出力するため適当なワイヤード接続によって選択される。to.【0068】図9は本発明による修正が行われた図7及び8の回路によって動作中に得られる変化を示すタイミングチャートである。現在のブロックに先行するサンプルのブロックに関係する信号は、左上から右下に延びる対角線方向の斜線部に示されている。先に説明した如く、第2及び第3のクロック信号は図9の動作タイミングチャートでは同一であり、図3の動作タイミングチャートに示される位相のずれはない。2N),Lサンプルの偏移がある。上記の相違の他に、図9に示される動作において、現在のサンプルのブロックは、図3に示す動作におけるサンプルのブロックの処理と同様に第1のFIRフィルタ31及び第2のFIRフィルタ32を通して処理される。processed.【0069】図10は、図7及び8の修正された回路が利用されるときに、アドレスマルチプレクサ41を介して第1のFIRフィルタ31の裏の係数レジスタのバンク316と、係数累算レジスタのバンク37にアドレス指定を与える方法をより具体的に示す図である。後縁検出器42は入力信号をORゲート109にも供給するよう意図されている。それ以外では、図10における接続は図4に示す接続と同一である。326にアドレス指定が行われる方法をより具体的に示す図である。それ以外の図11における接続は、図5に示す接続と同一である。k係数によって第2の加数入力が供給されるので、N個の「前の」係数レジスタのバンク372は省いてもよい。図7、8、10及び11に示す回路は、完全に連続性に基づいて更新されるフィルタ係数を計算するわけではなく、実質的に連続性に基づいているだけである。kのサンプルを計算するため処理されるxのサンプルの各ブロックの間には短いLサンプルの期間がある。kのサンプルを計算するため処理されるxのサンプルの各ブロックの間にある上記の短いLサンプルの期間を除去する本発明の第3の実施例を示す図である。k係数の更新を延期することにより行なうことが可能である。(8),以下の式を使用することによって処理される。116とクロック信号発生器210が適応チャンネル等化フィルタ16とクロック信号発生器20とを置換する点で図1のディジタルラジオ受信機と相違するディジタルラジオ受信機110を示す。2N-1),(L+2N−1)にジャムロードすることができるカウンタ205も同様に省かれる。200はカウンタ115を含み、カウンタ115は、カウンタ205の代わりに、カウントUPCOUNT”を発生するため少なくとも(L−1)までカウントすることができる。117によって発生された1は第2のクロック信号としてチャンネル等化フィルタ116の第2のFIRフィルタ32に供給される。(N-1)T”を復号化する。カウンタ115のリセット入力に印加されるORゲート109の応答は、次の第1のクロック信号時にUPCOUNT”をゼロ初期値にリセットする。チャンネル等化フィルタ116は、DSP40がフィルタ係数の初期化を終了するときを検出する図4の後縁検出器42を含む。completed5のUPCOUNT”出力をゼロ初期値にリセットするため、第2の入力信号としてORゲート109に供給される。デコーダ206によって発生される1は、第3のクロック信号としてチャンネル等化フィルタ116の第1のFIRフィルタ31にも供給される。thirdのクロック信号が第2のクロック信号にLサンプル遅れてNサンプル毎に繰り返される。signal.【0074】図13はチャンネル等化フィルタ116の大凡の詳細を示し、チャンネル等化フィルタ16の大凡の詳細を示す図2及びチャンネル等化フィルタ106の大凡の詳細を示す図8と略同様である。図13のチャンネル等化フィルタ116において、カウンタ115からのUPCOUNT”信号は読み出し専用メモリ381及び391のアドレス入力に直接供給される。.ROM381は、第1のFIRフィルタ31の裏の係数レジスタのバンク316と係数累算レジスタのバンク37の両方にアドレスを供給するためUPCOUNT”によってアドレス指定される。(N-1)に増加するきに、ROM381からの出力信号は(N−1)から2Lに減少し;UPCOUNT”がゼロから(2L−1)に増加するきに、ROM381からの出力信号は(2L−1)からゼロに減少する。32T”によってアドレス指定される。ROM391からの出力信号は(L−1)からゼロに減少する。391から発生される。updatedk係数がそこから計算されるxサンプルのブロックの後に第3のxサンプルのブロックまで延期される。従って、図13に示す如く、計数器36の前或いは後のいずれかで遅延線361を計数器36と縦続的に接続することにより(N−2L)サンプルの遅延が導入される。introduced.【0076】図14は、ROM381からアドレスマルチプレクサ41を介して第1のFIRフィルタ31の裏の係数レジスタのバンク316にアドレス指定を印加する方法をより具体的に示す図である。図14は、計数器36から加算器373の第2の加数入力接続への接続に介在される(N−2L)サンプルの遅延線361を更に示している。14Rフィルタ31の接続は図5又は11に示す接続と同一である。ROM391IRフィルタ32の裏の係数レジスタのバンク326にアドレス指定を印加する方法をより具体的に示す図である。それ以外では、図15における第2のFIRフィルタ32の接続は図5又は11に示す接続と同一である。11.図13に示す如く、遅延線361が計数器36の後に縦続接続している場合に、第1のFIRフィルタ31の接続は図4又は10に示す接続と同一でもよい。10.【0078】ROM381及び391は、夫々のアドレスカウンタで置換してもよく、ROM381を置換するアドレスカウンタは第3のクロック信号によって周期的にリセットされ、ROM391を置換するアドレスカウンタは、次の第1のクロック信号が発生する際にパルスを供給するため(2L−1)に達するカウンタ115からのデコーダ復号化カウントにより発生される第4のクロック信号によってLサンプル後に周期的にリセットされる。別のアドレス発生回路でL及び2L夫々のモジュローNの減算を実行するROM381及び391を置換してもよい。Tを供給することが可能であり、DOWNCOUNT”はタップ形のディジタル遅延線を使用してLサンプル及び2Lサンプルで遅延させることができる。samplesT”は、第2のFIRフィルタ32の裏の係数レジスタのバンク326をアドレス指定するために使用される。address.【0079】図16は図13のチャンネル等化フィルタ116の変形において第1のFIRフィルタ31に対し行い得る幾分異なる接続を示す。「前の」係数レジスタのバンク37は、「前の」係数用の一時記憶回路によって置換される。40からロードアウト命令を受ける書込みマルチプレクサ371の制御接続と、第1のFIRフィルタの裏の係数レジスタのバンク316にアドレス指定を供給する書込みマルチプレクサ371の出力接続とを有する。一時記憶回路375はディジタル加算器373を更に有するが、遅延線376は加算器373の合計出力ポートと書込みマルチプレクサ371の第2の入力接続との間に(N−2L)サンプル間隔の遅延を導入する。k係数を2Lサンプル間隔で遅延させる。加算器373はその第2の加数入力信号を計数器36の出力接続から直接受ける。36.【0080】図12−15に示す本発明の第3の実施例は、付加的な(N−2L)サンプルの遅延線361を必要とするのであまり好ましくはない。361,(N−2L)がライン当たりのサンプル数の2分の1又は4分の1ではない限りRAMに加えてアドレスカウンタを必要とするので、カウンタ204の出力の下位ビットはRAMをアドレス指定するため使用してもよい。376を更に必要とする。registerMに置き代わる。(N-2L)までカウントするカウンタの中の一つの最下位ビットによってアドレス指定することができ、2Lが2の整数巾乗であるならば上記の如くである可能性が高い。2.【0081】ディジタル回路設計の当業者は、上記明細書の説明の内容を知ることによって、本発明の種々の他の実施例を作成するためクロック発生器20、200又は210の多数の変形を設計し得るであろう。200のカウンタ204及び105を置換し得る。204及び115を置換することができる。VCO201は、2(又は4)倍のシンボルレートでオーバーサンプリングクロック信号を供給するVCOと、上記オーバーサンプリングクロック信号から第1のクロック信号を得る2(又は4)倍の分周器とから構成される。116に供給するため第1のクロック信号レートで副標本化される。to.【0083】有限インパルス応答(FIR)フィルタを非有限インパルス応答(IIR)フィルタと縦続する等化フィルタは周知である。IIRフィルタは、ディジタル加算器の合計出力ポートから第1の加数入力ポートに接続されたコンポーネントFIRフィルタとディジタル加算器から形成してもよく、IIRフィルタの入力及び出力ポートは夫々ディジタル加算器の第2の加数入力ポート及びディジタル加算器の合計出力ポートにある。IIRフィルタに通常関連する不安定性の問題を回避するため、IIRフィルタ内のコンポーネントFIRの係数は、伝送されたデータの一部に含まれるゴースト消去基準(GCR)信号の如くの教師信号に応答するDSPによって最初に調節される。FIRフィルタの係数は、本発明の開示に従って、正しいフィルタ応答の最良の評価が実際のフィルタ応答を量子化することによって形成される決定論的手法を実現する等価なカーネル幅を有する更なるFIRフィルタを使用して計算することが可能である。(FIR)フィルタを非有限インパルス応答(IIR)フィルタと縦続する等化フィルタにおいて、フィルタの係数は別個に調節される。DRAWINGS【図1】本発明の第1の実施例に従って構成された適応チャンネル等化フィルタを含む高品位テレビジョンセットに利用し得るディジタルラジオ受信機の系統線図である。invention.【図2】本発明の第1の実施例に従って第1及び第2のビデオレートディジタルフィルタから構成された適応チャンネル等化フィルタの系統図である。invention.【図3】図2のチャンネル等化フィルタ回路の動作シーケンスのタイミングチャートである。FIG.【図4】第1のビデオレートディジタルフィルタを含む図2の適応チャンネル等化フィルタの一部をより詳細に示す系統図である。filter.【図5】第2のビデオレートディジタルフィルタを含む図2の適応チャンネル等化フィルタの一部をより詳細に示す系統図である。filter.【図6】図1のディジタルラジオ受信機に使用されるライン同期検出器の系統線図である。FIG.【図7】本発明の第2の実施例に従って構成された適応チャンネル等化フィルタを含む高品位テレビジョンセットに使用し得るディジタルラジオ受信機の系統線図である。invention.【図8】本発明の第2の実施例に従って第1及び第2のビデオレートディジタルフィルタから構成された適応チャンネル等化フィルタの系統線図である。invention.【図9】図8のチャンネル等化フィルタ回路の動作シーケンスのタイミングチャートである。FIG.【図10】第1のビデオレートディジタルフィルタを含む図8の適応チャンネル等化フィルタの一部のより詳細な系統線図である。filter.【図11】第2のビデオレートディジタルフィルタを含む図8の適応チャンネル等化フィルタの一部のより詳細な系統線図である。filter.【図12】本発明の第3の実施例に従って構成された適応チャンネル等化フィルタを含む高品位テレビジョンセットに使用し得る他のディジタルラジオ受信機の系統線図である。inventionのビデオレートディジタルフィルタから構成された適応チャンネル等化フィルタの系統線図である。filter.【図14】第1のビデオレートディジタルフィルタを含む図12の適応チャンネル等化フィルタの一部のより詳細な系統線図である。filter.【図15】第2のビデオレートディジタルフィルタを含む図12の適応チャンネル等化フィルタの一部のより詳細な系統線図である。filter.【図16】第1のビデオレートディジタルフィルタを含む図13の適応チャンネル等化フィルタの一部に対し行い得る変形例の系統線図である。secondの有限インパルス応答フィルタであり、該第1の有限インパルス応答フィルタは、該チャンネル等化器の出力信号をその出力に発生するためその該入力ポートに印加された該変調信号に応答し、該第2の有限インパルス応答フィルタは該第1の有限インパルス応答フィルタの上記タップの重みを更新する補正をその出力に発生するためその該入力ポートに印加された該変調信号に応答する第1及び第2の有限インパルス応答フィルタと;該第1の有限インパルス応答フィルタの応答のサンプルを対応する理想的な応答のサンプルと比較するため接続され、該第2の有限インパルス応答フィルタの更新されたタップの重みを発生するディジタル比較器とからなる、チャンネル等化フィルタと組み合わされたディジタルラジオ受信機。該第1の有限インパルス応答フィルタの該更新されたタップの重みを該第1の有限インパルス応答フィルタに印加する手段とを更に有する、請求項1記載のチャンネル等化フィルタと組み合わされたディジタルラジオ受信機。前記補正が前記第2の有限インパルス応答フィルタの上記出力ポートに発生されるときに、前記第1の有限インパルス応答フィルタの上記タップの重みを更新する補正を遅延させる手段を更に有し、該第1の有限インパルス応答フィルタの上記タップの重みを更新する遅延させられた補正は、前記係数累算レジスタのバンク内に事前に一時的に格納されるときに、対応する該第1の有限インパルス応答フィルタの上記タップの重みの一つとの夫々の累算のため該係数累算レジスタのバンクに供給される、請求項1記載のチャンネル等化フィルタと組み合わされたディジタルラジオ受信機。該第1の遅延線の該出力接続から供給されるときに該第1の有限インパルス応答フィルタの遅延された更新されたタップの重みを該第1の有限インパルス応答フィルタと該第2の遅延線の上記入力接続とに印加する手段とを更に有する、請求項1記載のチャンネル等化フィルタと組み合わされたディジタルラジオ受信機。前記第1の有限インパルス応答フィルタの応答の前記サンプルに応答し前記対応する理想的な応答の前記サンプルを発生する量子化器を更に有する請求項1記載のチャンネル等化フィルタと組み合わされたディジタルラジオ受信機。既知の特性の前記変調信号の一部の間に周期的に読み出され前記対応する理想的な応答の前記サンプルを発生するメモリを更に有する請求項1記載のチャンネル等化フィルタに組み合わされたディジタルラジオ受信機。前記ディジタル比較器は、本質的に前記第1の有限インパルス応答フィルタの応答のサンプルを被減数信号として受け、対応する理想的な応答のサンプルを減数信号として受け、前記第2の有限インパルス応答フィルタの前記更新されたタップの重みをそれらの差分信号サンプルとして発生するため接続されたディジタル減算器よりなる、請求項1記載のチャンネル等化フィルタと組み合わされたディジタルラジオ受信機。secondの値を有する該制御信号によって上記第2の入力ポートで受けられる信号を上記出力ポートで再現する条件を付けられる更なるマルチプレクサと;該更なるマルチプレクサの該制御信号の該第1の値を発生する教師信号を含む前記変調信号に対する該チャンネル等化フィルタの応答の一部に応答し、該更なるマルチプレクサの該制御信号を発生する手段と;多重路歪みのない理想的な教師信号のサンプルを該更なるマルチプレクサの該第1の入力ポートに読み出すメモリと;該第1の有限インパルス応答フィルタの応答の該サンプルに応答し該更なるマルチプレクサの該第2の入力ポートに印加される該対応するサンプルを発生する量子化器とからなる、適応的に重み付けされた請求項7記載のチャンネル等化フィルタ。前記変調信号に含まれた教師信号に応答し初期化処理中に前記第1の有限インパルス応答フィルタのタップの重みの組を発生するディジタル信号プロセッサを更に有し、該第1の有限インパルス応答フィルタのタップの重みの組は多重路受信に対する第1の有限インパルス応答フィルタの応答を抑圧する、請求項1記載のチャンネル等化フィルタと組み合わされたディジタルラジオ受信機。times,それに応答して該第1の有限インパルス応答フィルタの上記タップの重みの補正が順次に発生される該変調信号のN個のディジタルサンプルの夫々の組を該第2の有限インパルス応答フィルタの上記入力ポートに連続的に印加する第2の変調信号印加手段と;その順次の発生の終了後に該第1の有限インパルス応答フィルタの上記タップの重みの上記補正を更新されたタップの重みとしてその該N個のタップの一つずつに同時に印加する手段とからなり、これにより、該第1の有限インパルス応答フィルタのタップの重みの該周期的な更新の一回を実現する、チャンネル等化フィルタと組み合わされたディジタルラジオ受信機。first0記載のチャンネル等化フィルタと組み合わされたディジタルラジオ受信機。その後該第1の有限インパルス応答フィルタの上記補正されたタップの重みを該第1の有限インパルス応答フィルタに並列的に転送する手段は:該第1の有限インパルス応答フィルタの上記タップの重みを一時的に記憶しそこに補正を累算する前記手段から該第1の有限インパルス応答フィルタの該補正されたタップの重みを受けるため接続され、該第1の有限インパルス応答フィルタのタップの重みの該周期的な更新の各々の間に該第1の有限インパルス応答フィルタの上記補正されたタップの重みを該第1の有限インパルス応答フィルタに並列的に転送するため更に接続された「裏の」係数レジスタのバンクをそこに含む、請求項11記載のチャンネル等化フィルタと組み合わされたディジタルラジオ受信機。filter,請求項12記載のチャンネル等化フィルタと組み合わされたディジタルラジオ受信機。as係数レジスタのバンクとからなる、請求項12記載のチャンネル等化フィルタと組み合わされたディジタルラジオ受信機。供給される「前の」係数レジスタのバンクとからなる、請求項12記載のチャンネル等化フィルタと組み合わされたディジタルラジオ受信機。載のチャンネル等化フィルタと組み合わされたディジタルラジオ受信機。するためその該入力ポートに印加された該変調信号に応答する第1及び第2の有限インパルス応答フィルタと;該第1の有限インパルス応答フィルタの応答のサンプルを対応する理想的な応答のサンプルと比較するため接続され、該第2の有限インパルス応答フィルタの更新されたタップの重みを発生するディジタル比較器とからなる、チャンネル等化フィルタ。該第3のクロック信号が現れる毎にその後該第1のクロック信号がL回現れた時点から該第1のクロック信号がその後N回現れた時点で終わる所定の範囲内にある順次の該第2のアドレスの値を該カウント信号から得る手段とを含むアドレス発生器とからなる、適応的に重み付けをされたチャンネル等化フィルタ。bank;前記第2の重み付き合計の一部を該ディジタル加算器の上記第1の加数入力ポートに印加する手段と;そのアドレスポートで受けた前記第1のアドレス信号によって別々に選択される「前の」フィルタ係数レジスタのバンクであり、該第1の有限インパルス応答フィルタの前のフィルタリング係数を上記選択された「前の」フィルタ係数レジスタから該ディジタル加算器の上記第2の加数入力ポートに読み出し、次いで、該第1の有限インパルス応答フィルタの前記更新されたフィルタリング係数で書き直す「前の」フィルタ係数レジスタのバンクとを更に含む、請求項18記載の適応的に重み付けをされたチャンネル等化フィルタ。signal,他の時間にはその第1の入力ポートに供給された信号を再現する条件が付けられている書込みマルチプレクサよりなる、請求項19記載の適応的に重み付けをされたチャンネル等化フィルタ。該ディジタル信号プロセッサは前記書込みマルチプレクサの前記第1の入力ポートに印加される前記第1の有限インパルス応答フィルタのフィルタリング係数の初期値を計算するようプログラムされ、該ディジタル信号プロセッサは該書込みマルチプレクサの前記制御信号を発生するようプログラムされ、上記制御信号は初期化又は再初期化動作の前記時間に該書込みマルチプレクサがその第1の入力ポートに供給された信号を再現する条件を付ける、請求項20記載の適応的に重み付けをされたチャンネル等化フィルタ。means:前記第1の有限インパルス応答フィルタの応答の前記サンプルに応答し、該対応する理想的な応答の該サンプルを発生する量子化器よりなる、請求項21記載の適応的に重み付けをされたチャンネル等化フィルタ。means:その特性が分かっている前記変調信号の一部の間で周期的に読まれ、該対応する理想的な応答の該ディジタルサンプルを発生するメモリよりなる、請求項21記載の適応的に重み付けをされたチャンネル等化フィルタ。信号のサンプルを該更なるマルチプレクサの該第1の入力ポートに読み出すメモリと;該第1の有限インパルス応答フィルタの応答の該サンプルに応答し、該更なるマルチプレクサの該第2の入力に印加される該対応するサンプルを発生する量子化器とからなる、請求項21記載の適応的に重み付けをされたチャンネル等化フィルタ。該第2のクロック信号が現れる毎にその後該第1のクロック信号がL回現れた時点から該第1のクロック信号がその後N回現れた時点で終わる所定の範囲内にある順次の該第2のアドレスの値を該カウント信号から得る手段とを含むアドレス発生器とからなる、適応的に重み付けをされたチャンネル等化フィルタ。bank;前記第2の重み付き合計の一部を該ディジタル加算器の上記第1の加数入力ポートに印加する手段と;そのアドレスポートで受けた前記第1のアドレス信号によって別々に選択される「前の」フィルタ係数レジスタのバンクであり、該第1の有限インパルス応答フィルタの前のフィルタリング係数を上記選択された「前の」フィルタ係数レジスタから該ディジタル加算器の上記第2の加数入力ポートに読み出し、次いで、該第1の有限インパルス応答フィルタの前記更新されたフィルタリング係数で書き直す「前の」フィルタ係数レジスタのバンクとを更に含む、請求項25記載の適応的に重み付けをされたチャンネル等化フィルタ。signal,他の時間にはその第1の入力ポートに供給された信号を再現する条件が付けられている書込みマルチプレクサよりなる、請求項26記載の適応的に重み付けをされたチャンネル等化フィルタ。該ディジタル信号プロセッサは前記書込みマルチプレクサの前記第1の入力ポートに印加される前記第1の有限インパルス応答フィルタのフィルタリング係数の初期値を計算するようプログラムされ、該ディジタル信号プロセッサは該書込みマルチプレクサの前記制御信号を発生するようプログラムされ、上記制御信号は初期化又は再初期化動作の前記時間に該書込みマルチプレクサがその第1の入力ポートに供給された信号を再現する条件を付ける、請求項27記載の適応的に重み付けをされたチャンネル等化フィルタ。means:前記第1の有限インパルス応答フィルタの応答の前記サンプルに応答し、該対応する理想的な応答の該サンプルを発生する量子化器よりなる、請求項28記載の適応的に重み付けをされたチャンネル等化フィルタ。means:その特性が分かっている前記変調信号の一部の間で周期的に読まれ、該対応する理想的な応答の該ディジタルサンプルを発生するメモリよりなる、請求項28記載の適応的に重み付けをされたチャンネル等化フィルタ。信号のサンプルを該更なるマルチプレクサの該第1の入力ポートに読み出すメモリと;該第1の有限インパルス応答フィルタの応答の該サンプルに応答し、該更なるマルチプレクサの該第2の入力に印加される該対応するサンプルを発生する量子化器とからなる、請求項28記載の適応的に重み付けをされたチャンネル等化フィルタ。内にある順次の該第2のアドレスの値を該カウント信号から得る手段とを含むアドレス発生器とからなる、適応的に重み付けをされたチャンネル等化フィルタ。bank;前記第1のクロック信号の(N−2L)回の出現によって遅延される如くの前記第2の重み付き合計の一部を該ディジタル加算器の上記第1の加数入力ポートに印加する手段と;そのアドレスポートで受けた前記第1のアドレス信号によって別々に選択される「前の」フィルタ係数レジスタのバンクであり、該第1の有限インパルス応答フィルタの前のフィルタリング係数を上記選択された「前の」フィルタ係数レジスタから該ディジタル加算器の上記第2の加数入力ポートに読み出し、次いで、該第1の有限インパルス応答フィルタの前記更新されたフィルタリング係数で書き直す「前の」フィルタ係数レジスタのバンクとを更に含む、請求項32記載の適応的に重み付けをされたチャンネル等化フィルタ。signal,他の時間にはその第1の入力ポートに供給された信号を再現する条件が付けられている書込みマルチプレクサよりなる、請求項33記載の適応的に重み付けをされたチャンネル等化フィルタ。該ディジタル信号プロセッサは前記書込みマルチプレクサの前記第1の入力ポートに印加される前記第1の有限インパルス応答フィルタのフィルタリング係数の初期値を計算するようプログラムされ、該ディジタル信号プロセッサは該書込みマルチプレクサの前記制御信号を発生するようプログラムされ、上記制御信号は初期化又は再初期化動作の前記時間に該書込みマルチプレクサがその第1の入力ポートに供給された信号を再現する条件を付ける、請求項34記載の適応的に重み付けをされたチャンネル等化フィルタ。means:前記第1の有限インパルス応答フィルタの応答の前記サンプルに応答し、該対応する理想的な応答の該サンプルを発生する量子化器よりなる、請求項35記載の適応的に重み付けをされたチャンネル等化フィルタ。means:その特性が分かっている前記変調信号の一部の間で周期的に読まれ、該対応する理想的な応答の該ディジタルサンプルを発生するメモリよりなる、請求項35記載の適応的に重み付けをされたチャンネル等化フィルタ。信号のサンプルを該更なるマルチプレクサの該第1の入力ポートに読み出すメモリと;該第1の有限インパルス応答フィルタの応答の該サンプルに応答し、該更なるマルチプレクサの該第2の入力に印加される該対応するサンプルを発生する量子化器とからなる、請求項35記載の適応的に重み付けをされたチャンネル等化フィルタ。加数入力ポートに供給する第3のディジタル遅延線とを更に含む、請求項32記載の適応的に重み付けをされたチャンネル等化フィルタ。signal,他の時間にはその第1の入力ポートに供給された信号を再現する条件が付けられている書込みマルチプレクサよりなる、請求項39記載の適応的に重み付けをされたチャンネル等化フィルタ。該ディジタル信号プロセッサは前記書込みマルチプレクサの前記第1の入力ポートに印加される前記第1の有限インパルス応答フィルタのフィルタリング係数の初期値を計算するようプログラムされ、該ディジタル信号プロセッサは該書込みマルチプレクサの前記制御信号を発生するようプログラムされ、上記制御信号は初期化又は再初期化動作の前記時間に該書込みマルチプレクサがその第1の入力ポートに供給された信号を再現する条件を付ける、請求項40記載の適応的に重み付けをされたチャンネル等化フィルタ。means:前記第1の有限インパルス応答フィルタの応答の前記サンプルに応答し、該対応する理想的な応答の該サンプルを発生する量子化器よりなる、請求項41記載の適応的に重み付けをされたチャンネル等化フィルタ。means:その特性が分かっている前記変調信号の一部の間で周期的に読まれ、該対応する理想的な応答の該ディジタルサンプルを発生するメモリよりなる、請求項41記載の適応的に重み付けをされたチャンネル等化フィルタ。multiplexer;該第1の有限インパルス応答フィルタの応答の該サンプルに応答し、該更なるマルチプレクサの該第2の入力に印加される該対応するサンプルを発生する量子化器とからなる、請求項41記載の適応的に重み付けをされたチャンネル等化フィルタ。