Circuit intégré 4006
# Circuit intégré 4006

Le circuit intégré $4006^,^,^,$ fait partie de la série des circuits intégrés 4000 utilisant la technologie CMOS.

C'est un registre à décalage disposant de 4 registres :

* 2 registres de 4 bits
* 2 registres de 5 bits

Ces 4 registres peuvent être chaînés pour former un unique registre de 18 bits.

## Description

### Diagramme

Chacun des quatre registres à décalage est constitué d'une chaîne de bascules D. Le premier et le troisième registre à décalage comptent quatre étages ; le second et le quatrième en comptent cinq. Les sorties des trois premiers étages des registres sont inaccessibles. Le premier registre à décalage dispose d'une sortie latchée, sauf chez certains constructeurs.

### Entrées

L'entrée CLOCK (parfois abrégé en CLK) cadence l'ensemble des bascules du circuit. À l'instant où un front descendant (transition haut→bas) survient sur cette entrée, chacun des étages des registres voit l'état logique de son entrée recopié sur sa sortie. Un front montant (transition bas→haut) sur l'entrée CLOCK provoque la recopie de l'état logique de l'entrée du latch sur sa sortie.

$D_1$ (ou DATA1) est l'entrée du premier registre à décalage, constitué de quatre étages.

$D_2$ (ou DATA2) est l'entrée du deuxième registre à décalage, constitué de cinq étages.

$D_3$ (ou DATA3) est l'entrée du troisième registre à décalage, constitué de quatre étages.

$D_4$ (ou DATA4) est l'entrée du quatrième registre à décalage, constitué de cinq étages.

### Sorties

$D_1+4$ (ou $OUT_{D1}+4)$ est la sortie du quatrième étage du premier registre à décalage. Lors d'un front descendant sur l'entrée CLOCK, elle prend l'état logique qui était présent sur l'entrée $D_1$ trois fronts descendants de CLOCK plus tôt.

$D_1+4′$ (ou $OUT_{D1}+4′)$ est la sortie latchée du quatrième étage du premier registre à décalage. Son état logique est actualisé à chaque front montant sur l'entrée CLOCK, de sorte qu'elle reproduit l'état de la sortie $D_1+4$ avec un retard d'une demi-période de CLOCK.

$D_2+4$ (ou $OUT_{D2}+4)$ est la sortie du quatrième étage du deuxième registre à décalage. Lors d'un front descendant sur l'entrée CLOCK, elle prend l'état logique qui était présent sur l'entrée $D_2$ trois fronts descendants de CLOCK plus tôt.

$D_2+5$ (ou $OUT_{D2}+5)$ est la sortie du cinquième étage du deuxième registre à décalage. Lors d'un front descendant sur l'entrée CLOCK, elle prend l'état logique qui était présent sur l'entrée $D_2$ quatre fronts descendants de CLOCK plus tôt.

$D_3+4$ (ou $OUT_{D3}+4)$ est la sortie du quatrième étage du troisième registre à décalage. Lors d'un front descendant sur l'entrée CLOCK, elle prend l'état logique qui était présent sur l'entrée $D_3$ trois fronts descendants de CLOCK plus tôt. Sur les circuits 4006 dépourvus de latch, la broche correspondante est non connectée (NC).

$D_4+4$ (ou $OUT_{D4}+4)$ est la sortie du quatrième étage du quatrième registre à décalage. Lors d'un front descendant sur l'entrée CLOCK, elle prend l'état logique qui était présent sur l'entrée $D_4$ trois fronts descendants de CLOCK plus tôt.

$D_4+5$ (ou $OUT_{D4}+5)$ est la sortie du cinquième étage du quatrième registre à décalage. Lors d'un front descendant sur l'entrée CLOCK, elle prend l'état logique qui était présent sur l'entrée $D_4$ quatre fronts descendants de CLOCK plus tôt.

## Table de vérité

* Pour chaque étage de registre à décalage :

| Entrées | Entrées | Sortie |
| - | - | - |
| CLOCK | D | D+1 |
| 0 | x | Inchangé |
| ↑ | x | Inchangé |
| 1 | x | Inchangé |
| ↓ | 0 | 0 |
| ↓ | 1 | 1 |

* Pour le latch du premier registre à décalage (si présent) :

| Entrées | Entrées | Sortie |
| - | - | - |
| CLOCK | $D_1+4$ | $D_1+4’$ |
| 0 | x | Inchangé |
| ↑ | 0 | 0 |
| ↑ | 1 | 1 |
| 1 | 0 | 0 |
| 1 | 1 | 1 |
| ↓ | 0 | 0 |
| ↓ | 1 | 1 |

* Notes :
* 0 = niveau logique bas
* 1 = niveau logique haut
* x = sans importance
* ↑ = front montant (transition bas → haut)
* ↓ = front descendant (transition haut → bas)
* Dans les lignes des tables relatives aux fronts montants ou descendants du signal CLOCK (↑ et ↓), les valeurs logiques indiquées représentent l'état d'entrée immédiatement avant la transition et l'état de sortie immédiatement après la transition.

## Chronogrammes

En bas, un exemple de signaux logiques obtenus.

En bas, un exemple de signaux logiques obtenus.

