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HomeFrancePresseHDL Designer de Mentor Graphics : L’Economie de mois d'efforts de conception grâce à la vérification HDL simultanée
HDL Designer de Mentor Graphics : L’Economie de mois d'efforts de conception grâce à la vérification HDL simultanée
WILSONVILLE, Oregon, le 7 octobre 2005 - Mentor Graphics Corporation (Nasdaq : MENT), leader des outils de création, analyse, synthèse et gestion de circuits intégrés (CI) numériques basés sur des standards, annonce la sortie d'un nouvel environnement de création et de vérification simultanées, disponible dans la toute dernière version de la suite d'outils HDL Designer Series™. Largement adopté comme solution de conception HDL la plus efficace pour les circuits intégrés (ASIC) et programmables (FPGA), l'environnement HDL Designer Series complet convient aussi bien aux ingénieurs travaillant individuellement qu'aux grandes équipes de conception. Cette solution se traduit par une réduction significative du cycle de conception et des modifications. "L'utilisation de HDL Designer Series permet d'accroître la productivité des concepteurs", déclare Thierry Pfirsch, responsable des compétences dans la division Hardware Design Tools d'Alcatel Worldwide. "La capture, la vérification, l'analyse, le débogage et la création de la documentation des conceptions sont désormais beaucoup plus rapide, nécessitant parfois cinq fois moins de temps." Dans cette nouvelle version, HDL Designer intègre le premier moteur de vérification des conceptions HDL haute vitesse de l'industrie, optimisé pour fonctionner en temps réel et simultanément au cours de la création de la conception. Cette version supporte des langages avancés de conception et de vérification tels que SystemVerilog et PSL (Property Specification Language). Elle fournit également des capacités étendues de documentation au format SVG (Scalable Vector Graphics) d'Adobe Systems. "Lorsque nous avons fait l'acquisition de HDL Designer Series, nous étions principalement motivés par le fait de disposer d'outils de saisie et de visualisation supérieurs à la simple saisie de texte VHDL ou Verilog", commente Laurent Hausammann, ingénieur EE senior de l'équipe ASIC d'Olivetti I-Jet. "Grâce aux diverses fonctionnalités de ces outils, nous gagnons de nombreux mois d'efforts dans l'ensemble du cycle de conception." Immédiatement disponible pour les équipes de conception ASIC et FPGA qui utilisent les langages Verilog, SystemVerilog et VHDL, la fonctionnalité intégrée de vérification des conceptions statiques permet aux concepteurs qui ont recours à HDL Designer d'analyser le code RTL avec précision au cours de la création d'une conception, car ils peuvent rapidement identifier et résoudre les violations de règles responsables de la modification des processus de simulation et de synthèse ou, en fin de cycle, de modifications sur silicium. "La vérification simultanée des conceptions