Verilog-A
# Verilog-A

Verilog-A es un lenguaje de modelamiento estándar en la industria para circuitos analógicos. Es un 'subset' de Verilog-AMS con la característica de ser continuo a través del tiempo.

## Historia

Verilog-A fue creado a partir de la necesidad de estandarizar el lenguaje comportamental Spectre para competir con el lenguaje VHDL (un estándar de IEEE), el cual absorbía capacidad analógica de otras lenguas (p. ej. MAST). Open Verilog International (OVI, es el originalmente estandarizado Verilog) ayudó a la estandarización, proporcionó lo que fue parte del plan de crear Verilog-AMS — un lenguaje único que cubre ambos diseños (analógico y digital). Verilog-A era un subconjunto analógico-total de Verilog-AMS. Eso fue la primera fase del proyecto.

Hubo un retraso considerable (posiblemente procrastinación) entre el primer Verilog-A manual de referencia de lenguaje y Verilog-AMS full, y en aquel tiempo Verilog se pasa a la IEEE, dejando Verilog-AMS bajo Accellera.

## Disponibilidad estándar

El estándar Verilog-A no existe por sí solo, es parte del estándar Verilog-AMS. Su LRM está disponible en la web site Accellera. Construido como tipología "wreal" , Verilog-AMS se convierte en códigos definidos por el usuario en SystemVerilog más en línea con metodología VHDL.

## Código ejemplo

Este primer ejemplo da una primera demostración de modelamiento en Verilog-A:

Este ejemplo en Verilog-AMS implementa un diodo ideal, definiendo la corriente a través de la rama (a,c) dependiendo de voltaje en terminales de rama (a), (c), y la temperatura ambiental del circuito simulado:

Para una fuente de voltaje DC simple, el voltaje de rama (en DC) está puesto al valor:

Un generador de voltaje senoidal puede ser hecho con la función: sin

