V-11 (procesador)
# V-11 (procesador)

El V-11, nombre en código "Scorpio", es una implementación del chipsset de miniprocesador de la arquitectura de conjunto de instrucciones VAX (ISA) desarrollado y fabricado por Digital Equipment Corporation (DEC).

## Historia

El V-11 fue el primer diseño de Digital del microprocesador VAX después del MicroVAX 78032. Se presentó en la 39.ª Conferencia Internacional de Circuitos de Estado Sólido celebrada en 1984 junto con el MicroVAX 78032 y se introdujo rápidamente a partir de 1986 en diferentes sistemas, operando a 5 MHz (200 ns de tiempo de ciclo) y en 1987 a 6,25 MHz (160 ns de tiempo de ciclo). El V-11 era un diseño propietario de DEC y solo se utilizó en sus miniordenadores VAX 8200, VAX 8250, VAX 8300 y VAX 8350 y en la estación de trabajo VAXstation 8000.

A la velocidad de reloj de 5 MHz el V-11 obtenía un rendimiento aproximadamente igual alsuperminicomputador VAX-11/780. A la velocidad de 6,25 MHz el rendimiento era aproximadamente 1,2 veces superior al VAX-11/780.

El V-11 era parte del programa Scorpio, cuyo objetivo era proporcionar a DEC la capacidad de desarrollar y fabricar circuitos integrados (CI) de integración a muy gran escala (VLSI). Otros aspectos del programa fueron el desarrollo de una nueva suite de diseño asistido por computadora (CAD) y nuevos procesos de creación de semiconductores, cuyos resultados son CHAS y ZMOS, respectivamente. ZMOS fue la primera tecnología de semiconductores desarrollada íntegramente por DEC.

## Descripción

El V-11 tenía un diseño multichip, que consistía principalmente en un chip I/E, un chip M, un chip F y cinco chips de ROM/RAM. A diferencia del MicroVAX 78032, que implementaba un subconjunto de la especificación VAX ISA, el V-11 era una implementación completa de VAX que soportaba las 304 instrucciones y los 17 tipos de datos definidos (byte, word, longword, quadword, octaword, F-floating, G-floating, H-floating, bit, conjunto de bits de longitud variable, cadena de caracteres, cadena numérica final, cadena numérica separada inicial, cadena decimal empaquetada, cola absoluta y cola auto-relativa).

Los chips del chipset estaban conectados con cuatro buses: MIB, DAL, PAL y CAL. El MIB (bus de microinstrucciones) transportaba señales y direcciones de control de microinstrucciones desde el almacén de control a los chips I/E y F. El MIB tiene 40 bits de ancho, el mismo ancho que un micro cable y la integridad de datos se protege por paridad. El DAL es un bus protegido por paridad de 32 bits que transporta direcciones de datos hacia y desde los chips I/E, M y F, la caché, las RAM de búfer de traducción de respaldo y la interfaz de puertos.

### Chip ROM/RAM

El chip ROM/RAM (DC327) implementaba una quinta parte del almacén de control parcheable. Contenía una memoria de solo lectura (ROM) de 16.384 por 8 bits (16 KB), una memoria RAM de acceso aleatorio de 1.024 por 8 bits (1 KB) y una memoria direccionable por contenido (CAM) de 32 por 14 bits. La ROM contenía la mayor parte del almacén de control, y la RAM se utilizaba para almacenar los parches del almacén de control. La ROM/RAM constaba de 208.000 transistores en un cuadrado que medía 8,74 por 7,24 milímetros (344 por 285 milésimas de pulgada) formando un área de 63,25 milímetros cuadrados (98.040 milésimas de pulgadas cuadradas). Disipaba 1 vatio.

### Chip I/E

El chip I/E (DC328) contenía un búfer de instrucciones, un microsecuenciador, una unidad de ejecución y un búfer de minitraducción (MTB). El búfer de instrucciones es un búfer de 32 bits de dos entradas que contiene instrucciones precargadas. Mejoraba el rendimiento al mantener una serie de instrucciones listas para su ejecución. El hardware intentaba mantener el búfer de instrucciones lleno en todo momento. La unidad de ejecución constaba de dieciséis registros de propósito general de 32 bits definidos por el VAX ISA, una unidad aritmética lógica (ALU) y un desplazador. El MTB es un búfer de traducción automática (TLB). Contenía cinco entradas de tabla de páginas (PTE), una para instrucciones y cuatro para datos. En caso de error, se utiliza el búfer de traducción de respaldo (BTB) en el chip M. El chip I/E constaba de 60.000 transistores en una pastilla de 8,99 mm por 9,09 mm para un área de 81,76 mm $^2.$ Disipaba 5 vatios.

### Chip M

El chip M (DC329) era responsable de la gestión de la memoria y el manejo de interrupciones. Contenía las etiquetas del búfer de traducción de respaldo (BTB), las etiquetas de la caché y los registros del procesador interno. El chip M también contenía la lógica de la funcionalidad de E/S definida por la arquitectura VAX y generaba la señal de reloj para todo el conjunto de chips.

El búfer de traducción de respaldo era esencialmente un búfer de traducción anticipada (TLB) que gestionaba los fallos en el MTB. El BTB contenía 512 entradas de tabla de páginas (PTE), de las cuales 256 eran para páginas de espacio del sistema y 256 eran para páginas de espacio de proceso. Hay 128 etiquetas BTB, una por cada cuatro PTE, ubicadas en el chip M. El BTB se implementó con RAM externas.

Hay 26 registros de procesador internos, que son utilizados por el microcódigo para almacenamiento temporal cuando se ejecutan instrucciones complejas que requieren múltiples ciclos.

El chip M constaba de 54.000 transistores en una pastilla de 8,61 por 8,43 mm para un área de 72,61 mm $^2.$ Disipaba 3 vatios.

### Chip F

El chip F (DC330) contenía una unidad de coma flotante (FPU). Admitía la mayor parte de las instrucciones de coma flotante de VAX y los tipos de datos f_floating, d_floating y g_floating definidos en la arquitectura VAX y también era el responsable de ejecutar instrucciones de división y multiplicación de enteros. El chip F recibía los códigos de operación del chip I/E y microinstrucciones del almacén de control sobre el bus MIB. Los operandos se recibían de la memoria o de los registros de propósito general a través del bus DAL, que también se utiliza para escribir los resultados. Constaba de 29.600 transistores en una pastilla de 8,66 por 7,32 mm (341 mils por 288 mils ) formando un área de 63,36 mm $^2$ (98.208 mils $^2).$ Disipaba 2,5 vatios.

El chip F era un derivado del FPA, que pertenecía al chipset del microprocesador J-11, una de las implementaciones del PDP-11 . Se suponía que el chip F iba a ser un diseño completamente nuevo desarrollado para el V-11, pero se cambió por la utilización de un diseño derivado como parte de un esfuerzo por simplificar el V-11 para que pudiera completarse más rápido puesto que el desarrollo del MicroVAX 78032 ya se había iniciado.

### Caché

El V-11 tiene una caché primaria externa de 8 KB. La caché era direccionada físicamente y disponía de un bloque de caché de 64 bytes.

### Características físicas

El conjunto de chip del V-11 consistía en un total de 1.183.600 transistores repartidos entre nueve pastillas fabricadas con la tecnología ZMOS de Digital, un proceso con NMOS de 3,0 µm con dos niveles de interconexión.

