[Arch] Remove port size XML syntax
<segment name="L4" circuit_model_name="chan_segment"/>
</routing_segment>
<tile_annotations>
- <global_port name="clk" size="1" is_clock="true" default_val="0">
+ <global_port name="clk" is_clock="true" default_val="0">
<tile name="clb" port="clk" x="-1" y="-1"/>
</global_port>
</tile_annotations>
