Mạch đồng bộ

Mạch đồng bộ là mạch kỹ thuật số trong đó các thay đổi về trạng thái của các phần tử bộ nhớ được đồng bộ hóa bằng tín hiệu đồng hồ. Trong mạch logic kỹ thuật số nối tiếp, dữ liệu được lưu trữ trong các thiết bị bộ nhớ được gọi là flip-flop hoặc chốt. Ngõ ra của một flip-flop giữ nguyên cho đến khi một xung được đưa tới ngõ vào "clock" (đồng hồ) của nó, khi đó dữ liệu ở ngõ vào "Data" của flip-flop được chốt ở đầu ra của nó. Trong mạch logic đồng bộ, một mạch dao động điện tử được gọi là mạch đồng hồ tạo ra chuỗi xung, "tín hiệu đồng hồ", giữ nhịp cho các hoạt động của mạch. Tín hiệu đồng hồ này được áp dụng cho mọi thành phần lưu trữ dữ liệu, do đó trong một mạch đồng bộ lý tưởng, mọi thay đổi về mức logic của các thành phần lưu trữ của nó là đồng thời với nhau. Lý tưởng nhất là đầu vào cho mỗi phần tử lưu trữ đã đạt đến giá trị cuối cùng trước khi đồng hồ tiếp theo xảy ra, do đó hành vi của toàn bộ mạch có thể được dự đoán chính xác. Thực tế, một số độ trễ là cần thiết cho mỗi hoạt động logic, dẫn đến tốc độ tối đa mà mỗi hệ thống đồng bộ có thể chạy. Để làm cho các mạch này hoạt động chính xác, cần rất nhiều sự cẩn thận trong thiết kế mạng phân phối đồng hồ. Phân tích thời gian tĩnh thường được sử dụng để xác định tốc độ hoạt động an toàn tối đa. Gần như tất cả các mạch kỹ thuật số, và đặc biệt là gần như tất cả các CPU, là các mạch đồng bộ hoàn toàn với đồng hồ toàn cầu. Các ngoại lệ thường được so sánh với các mạch đồng bộ hoàn toàn. Các ngoại lệ bao gồm các mạch tự đồng bộ, mạch đồng bộ cục bộ không đồng bộ toàn cầu và mạch không đồng bộ hoàn toàn. ^ Asada and Ikeda Laboratories. "Self-synchronous Circuit". "Self Synchronous FPGA". 2009. ^ Clock Skew and Short Paths Timing (PDF; 884 kB), Application Note AC198, 2011. ^ "self synchronous configurable logic blocks". ^ Devlin, Benjamin; Ikeda, Makoto; Asada, Kunihiro. "Energy Minimum Operation with Self Synchronous Gate-Level Autonomous Power Gating and Voltage Scaling". 2012. doi:10.1587/transele.E95.C.546 ^ Devlin, B.; Ueki, H.; Mori, S.; Miyauchi, S.; Ikeda, M.; Asada, K. "Performance and side-channel attack analysis of a self synchronous montgomery multiplier processing element for RSA in 40nm CMOS". 2012. doi:10.1109/ASSCC.2012.6570807